专利名称：采样电路与采样方法
技术领域：
本发明与数据采样技术有关，尤指一种藉由比较所读回的数据来动态校 正采样信号(通常为一频率)，以正确采样该数据的采样电路与其采样方法。
背景技术：
一般在数字电路中都会提供一采样信号(通常为一频率)来作为采样数
据时的参考基准，例如在双倍数据速率动态存取存储器(DDR DRAM)中，存 在有数据信号(data signal )、以及数据采样信号(data strobe signal), 其中数据采样信号的上升沿(rising edge)以及下降沿(falling edge)在 理想情况下需位于凝:据信号的凝:据有效区间内，如此一来系统才能正确的采 样出输入数据的位值。
在现有技术中，通常在系统刚开始运作时数据采样电路会先进入一测试 模式，并借着读取一串已知的位流(known bit stream)来检测数据采样信 号是否能够正确的采样出数据信号，并定出一最佳的数据采样信号。但是在 电路中随着操作时间的增加，各种环境因素(例如温度)也会随着改变，这 些改变会让数据采样信号与数据信号间的相位关系发生变化，使得采样出的 数据信号的位值可能发生错误。现有技术通常选择忽略这个问题，或者在系 统开始运作一段时间后再度进入测试模式并读取已知的位流来进行校正。用 来测试的位流若太少则在统计上无法代表有意义的长期趋势(long term trend),因为可能会受到噪声的干扰；若位流太长或测试频率太频繁又会浪 费系统的带宽而影响正常才喿作;漠式下的工作。
发明内容
所以本发明提供一种藉由比较所读回的数据来动态校正采样信号(通常 为一频率)，以正确采样该数据的采样电路与其采样方法，如此一来便不需停 止系统正在进行中的工作而进入测试模式来校正该采样信号，以解决上述问题。
5依据本发明的实施例，其提供了一种采样电路。该采样电路包括 一延迟控制单元用来将一采样信号延迟一第一延迟量以产生一第一延迟信号以及延迟一第二延迟量以产生一第二延迟信号； 一第一采样单元，耦接该延迟控制单元，用来依据该第一延迟信号来采样一输入数据以得到一第一采样值，该第一采样单元用来产生该输出数据； 一第二采样单元，耦接该延迟控制单元，用来依据该第二延迟信号来采样该输入数据以得到一第二采样值；以及一处理单元，耦接该延迟控制单元与该第一、第二采样单元，用来^4居该第一、第二采样值控制该延迟控制单元至少调整该第 一延迟量以校正该第 一延迟信号。
依据本发明的实施例，其还提供了一种采样方法。该采样方法包括将一采样信号延迟一第一延迟量以产生一第一延迟信号；将该采样信号延迟一第二延迟量以产生一第二延迟信号；依据该第 一延迟信号来采样一输入数据以得到一第一采样值，该第一采样单元用来产生该输出数据；依据该第二延迟信号来采样该输入数据以得到一第二采样值；根据该第一、第二采样值来至少调整该第 一延迟量以校正该第 一延迟信号。
依据本发明的实施例，其又提供了一种用于一存储器的采样方法，其包括产生一数据信号；产生一数据采样信号；以一第一延迟量延迟该数据采样信号，以产生一第一延迟信号；以一第二延迟量延迟该数据采样信号，以产生一第二延迟信号；利用该第一延迟信号对该数据信号进行采样，以产生一第一采样值；利用该第二延迟信号对该数据信号进行采样，以产生一第二采样值；对该第一采样值及该第二采样值进行一第一比较；以及依据该第一比较的结果，调整该第一延迟量。
图1为本发明采样电路之一较佳实施例的框图。
图2 (a)至(d)为输入数据Din、第一延迟信号SD1、第二延迟信号SD2以及第三延迟信号S。3的波形与第一采样值DOTt、第二采样值02以及第三采样值DJ司的关系示意图。
图3为输入数据Din、第一延迟信号Sm以及第三延迟信号S。3的波形与第一采样值D。ut以及第三采样值D3间的关系示意图。
主要组件的附图标号说明100采样电路
110延迟控制单元
120、130、 140采样单元
150处理单元
160移位寄存器
170延迟链
180计数器
190、195 比较器
200动态随机存取存储器
具体实施例方式
请参考图1，图1为本发明采样电路100之一较佳实施例的框图。在本实施例中，采样电路100为一动态随机存取存储器(dynamic random accessmemory, DRAM)的数据采样电路，其自一 DRAM 200接收一数据信号Din (datasignal)及一数据采样信号Sin (data strobe signal),并依据该数据采样信号Sin来对该数据信号Di。进行采样，然而熟悉此项技术的人应可理解，本发明的采样电路并不限于存储器领域的应用。采样电路100包括一延迟控制单元IIO、 一第一采样单元120、 一第二采样单元130、 一第三采样单元140以及一处理单元150。在本实施例中，当采样电路100进行初始化时，采样
电路100会先进入一测试模式，此时一串已知的位流会作为输入数据Din输入
至采样电路100，延迟控制单元110则将一采样信号Sin延迟若干个延迟量后由采样单元来分别采样该位流以得到与延迟量相对应的若干个采样值，处理单元150根据该已知位流与该若干个采样值作比较后定出一初始延迟量，使得采样信号Sin被延迟该初始延迟量后能够正确地采样该位流并且具有最大的误差容限(error margin )。然而应注意的是，上述初始化时的测试才莫式操:作并非本发明的限制条件之一。
决定出初始延迟量后采样电路100恢复为正常操作模式，此时输入数据Dh输入至釆样电路100,延迟控制单元110将初始延迟量作为第一延迟量来延迟采样信号Sin后产生一第一延迟信号SD1，并将第一延迟信号Sw输入第一采样单元120，第一采样单元120则利用第一延迟信号SM来釆样输入数据Din以产生一第一采样值D。ut作为输出数据。请同时参考图1与图2,图2为输入数据Dh、第一延迟信号S。,、第二延迟信号S。2以及第三延迟信号S。3的波形与
第一采样值D。ut、第二采样值02以及第三采样值D3间的关系示意图。延迟控
制单110亦会产生小于该第一延迟量的第二延迟量与产生大于该第一延迟量
的第三延迟量，采样信号Sin被延迟第二延迟量后成为一第二延迟信号S。2并
被输入至第二采样单元130，第二采样单元130利用第二延迟信号S。2来采样输入数据Di。以产生一第二采样值D2;同样地，采样信号Sin被延迟第三延迟量后成为一第三延迟信号S。3并被输入至第三釆样单元140,第三采样单元140
利用第三延迟信号SD3来采样输入数据Din以产生一第三采样值D3。以输入信
号的位值为1时且为上升沿采样(rising edge trigger)为例，请参考图2(a),第一延迟信号S^由于是采用初始延迟量来延迟采样信号S^所产生，所以第一延迟信号S^的上升沿理论上会发生在位值为1的数据有效区间的中心处，如此才会有最大的误差容限，而在本实施例中，该第一、第二延迟量
之间的第一差值Pm等于该第一、第三延迟量之间的第二差值P。2,此时根据第
一延迟信号SD1、第二延迟信号S。2以及第三延迟信号SD3来采样的第一采样值
D。ut、第二釆样值D2以及第三采样值D3皆为位1，请注意，第一差值Pm与第二差值P。2可由设计者根据釆样电路100可容许的误差容限来决定。
当操作时间增加，各种环境因素(例如，温度)随着改变时，输入数据
D^与第一延迟信号S:n间的相位关系发生变化，有可能使得第一延迟信号SD1的上升沿往前移或往后移。在第一种情况中，若第一延迟信号Sm上升沿的前
移量大于一临界值，如图2 (b)所示，此时根据第一延迟信号Sm所采祥的第一采样值D。w以及根据第三延迟信号S。3所采样的第三采样值D3仍为正确的位值1，但是根据第二延迟信号S。2所采样到的第二采样值D2则为错误的位值0。也就是说，当采样电路100处于正常操作模式下时，若处理单元150检测到第 一采样值D。ut与第三采样值D3相同，而第二采样值D2与第 一采样值D。ut及第
三采样值D3皆不同时，则可判断第一延迟信号Srn上升沿发生前移，处理单元150会发出控制信号Se来通知延迟控制单元110增加第一延迟量，直到该第
一、第二、第三采样值皆相同为止。同样地，在第二种情况中，若第一延迟
信号Sm上升沿的后移量大于一临界值，如图2(C)所示，此时根据第一延迟
信号Sw所采样的第一采样值D。ut以及根据第二延迟信号S。2所采样的第二采样值D2仍为正确的位值1,但是根据第三延迟信号SD3所釆样到的第三釆样值D3则为错误的位值0。也就是说，当釆样电路100处于正常操作模式下时，若
8处理单元150 ^r测到第一釆样值D则与第二采样值D2相同，而第三采样值D3与第一采样值D。ut及第二采样值仏皆不同时，则可判断第一延迟信号Sm上升沿发生后移，处理单元150会发出控制信号Se来通知延迟控制单元110减少第一延迟量，直到该第一、第二、第三采样值皆相同为止。请注意，本发明不需要知道输入数据Din的正确位值，输入数据Din可为正常操作模式下系统所读取的数据，也就是说利用本发明采样电路不需要中断系统正在进行中的动作，而在线进行实时校正(on the fly)，因此不需考虑占用系统带宽的问题。
另一种处理单元150可能检测到的问题是第二采样值02与第三采样值D3皆与第一采样值D滅不同，如图2 (d)所示。这种情况发生在由设计者所定义的第一差值Pm与第二差但P。2的值太大使得第二延迟信号S。2与第三延迟信号S。3皆釆样到错误的位值，所以当处理单元150检测到第二采样值D2与第三采样值03皆与第一采样值D滅不同时，处理单元150会发出控制信号Sc来通知延迟控制单元110增加第二延迟量以及减少第三延迟量来减少第一差值Pm与第二差值P。2的值，直到该第二、第三采样值其中之一与该第一采样值D。ut相同为止。
在本实施例中，延迟控制电路110包括一延迟链170,其由复数个延迟单元(例如64个)相互串接所构成。此外延迟控制电路110亦包括一移位寄存器(shift register) 160，其包括与延迟链170中的延迟单元的数目相同的字段，而在这些字段当中仅有其中之一的值被设定为l,其它则被设定为0，以用来标示第一延迟信号Sw应自延迟链170的哪一级延迟单元取出。而于本实施例中，第二延迟信号S。2所被取出的级数与第一延迟信号Sm所被取出的级数之间相差一固定级数，而第三延迟信号S。3所被取出的级数与第一延迟信号SD1所被取出的级数之间亦相差 一 固定级数(于图1所示，均固定相差2级)，故当第 一延迟信号SD1所被取出的级数因移位寄存器16 0中所储存的数值有所改变而随之改变时，第二延迟信号S。2及第三延迟信号S。3所被取出的级数亦会跟着改变。应注意的是，虽然本实施例以移位寄存器160来实现延迟信号的延迟量的标示，但是本发明并不以此为限，其它能够达到相同目的的电路组态，亦为本发明所欲保护的范围；又虽然本实施例中第二延迟信号S。2及第三延迟信号S。3与第一延迟信号SM之间的延迟差值属固定，但是本发明并不以此为限，在其它实施例中，其并不需要为固定值，而可依照处理单元的控
9制而为其它任意数值。
在本实施例中，处理单元中包括一第一比较器190及一第二比较器195，均以异或门(XOR gate)来实现，其中第一比较器190用来比较第一采样值D。ut与第二采样值D2之间的异同，第二比较器195则用来比较第一采样值D。ut与第三釆样值03之间的异同。为了增加釆样电路100的稳定度，处理单元150可包含一计数器180，用来于特定期间内或是特定次数的釆样当中，分别计数第一比较器190及第二比较器195所检测到该第一采样值与另两个采样值产生相异的相异次数，当该相异次数大于一临界值时处理单元150才会指示延迟控制电路110增加(在第二采样值D2与第一、第三采样值D。ut、 03不同的情形下)或减少(在第三采样值D3与第一、第二采样值D。ut、"不同的情形下)该第一延迟量、或缩小该第一、第二差值(在第二、第三采样值D2、 03与第一采样值D。ut不同的情形下)，这是为了观察采样值改变的长期趋势，以避免因为如噪声等因素，使得处理单元150过于频繁地、甚至错误地命令延迟控制单元110调整第一、第二、第三延迟量。
请注意，图1所示为本发明一较佳实施例，由于环境因素对第一延迟信号Sm飘移的影响， 一般来说均为一固定趋势(trend )，则可以藉由只检测两个采样值来判断是否需要调整延迟量，亦即第二釆样单元130与第三采样单元140可以只留下其中之一。例如若第一延迟信号Sm的上升沿只会往后移而不会发生往前移的状况，则第二采样单元130可以舍弃；反之，若第一延迟信号Sw的上升沿只会往前移而不会发生往后移的状况，则第三采样单元140可以舍弃。以第一延迟信号SM的上升沿只会往后移而不会发生往前移的状况
举例说明，请参考图3,图3为输入数据Din、第一延迟信号Sw以及第三延迟
信号SD3的波形与第一采样值D。ut以及第三采样值D3间的关系示意图。假设在初始状态时便妥善设定了第二差值PD2, —般正常状态下第一延迟信号SD1以及第三延迟信号S。3皆会正确地采样到输入数据Din,如图3 (a)表示，因此第一釆样值D。ut以及第三采样值03皆为正确的位值1，由于第一延迟信号Sm只会往后飘移，所以可以不用如图2般考虑第二采样值D2，唯一可能发生的情形如图3(b)所示，由于第一延迟信号Scn只会往后飘移，因此当处理单元15 0才企测到第 一采样值Di与第三釆样值D3不同时，处理单元150会发出控制信号Se来通知延迟控制单元110减少第一延迟量，直到该第一、第二采样值相同为止。同理，若第一延迟信号SM的上升沿只会往前移而不会往后移时，则第三采样单元140可以舍弃，在此不再赘述。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1. 一种采样电路，用来采样输入数据以得到输出数据，该采样电路包括延迟控制单元，用来将采样信号延迟第一延迟量以产生第一延迟信号，并延迟第二延迟量以产生第二延迟信号；第一采样单元，耦接该延迟控制单元，用来依据该第一延迟信号来采样输入数据，以得到第一采样值，该第一采样单元用来产生该输出数据；第二采样单元，耦接该延迟控制单元，用来依据该第二延迟信号来采样该输入数据，以得到第二采样值；以及处理单元，耦接该延迟控制单元与该第一、第二采样单元，用来根据该第一、第二采样值，控制该延迟控制单元至少调整该第一延迟量，以校正该第一延迟信号。
2. 如权利要求1所述的采样电路，其中当该采样电路进入测试才莫式时，该延迟控制单元依据测试结果来设定该第一延迟量，并在该第一延迟量完成设定之后决定该第二延迟量；并且，该采样电路在正常操作模式下采样该输入数据以得到该输出数据。
3. 如权利要求1所述的采样电路，其中该处理单元包括计数器，用来计数;险测该第一、第二采样值相异时的相异次数，当该相异次数大于临界值时，该处理单元同时增加或者同时减少该第一、第二延迟量，直到该第一、第二采样值相同为止。
4. 如权利要求1所述的采样电路，其还包括第三采样电路，耦接该延迟控制单元，用来依据第三延迟信号来采样该输入数据以得到第三采样值；其中，该延迟控制单元将该采样信号延迟第三延迟量以产生该第三延迟信号，以及该处理单元根据该第一、第二与第三采样值来控制该延迟控制单元至少调整该第一延迟量；并且，当该采样电路进入测试模式时，该延迟控制单元依据测试结果设定该第一延迟量，接着设定小于该第一延迟量的该第二延迟量、并设定大于该第一延迟量的该第三延迟量，而该第一、第二延迟量之间的第一差值等于该第一、第三延迟量之间的第二差值；并且，该采样电路在正常操作模式下采样该输入凄t据，以得到该输出数据。
5. 如权利要求4所述的釆样电路，其中该处理单元若检测到该第一、第二采样值相同而该第三采样值相异于该第一采样值，则减少该第一、第二、第三延迟量，直到该第一、第二、第三采样值皆相同为止；若^r测到该第一、第三采样值相同而该第二采样值相异于该第一采样值，则增加该第一、第二、第三延迟量，直到该第一、第二、第三采样值皆相同为止；若4企测到该第二、第三采样值皆与该第一采样值相异，则缩小该第一、第二差值，直到该第二、第三采样值其中之一与该第一采样值相同为止；并且，该处理单元还包括计数器，用来计数;险测到该第一、第二、第三采样值中的一个采样值与另两个采样值相异时的相异次数，当该相异次数大于临界值时，该处理单元才增加或减少该第一、第二、第三延迟量或缩小该第一、第二差值。
6. —种采样方法，用来采样输入数据以得到输出数据，该采样方法包括将采样信号延迟第一延迟量，以产生第一延迟信号；将该采样信号延迟第二延迟量，以产生第二延迟信号；依据该第一延迟信号来釆样输入数据，以得到第一采样值，该第一采样单元用来产生该输出数据；依据该第二延迟信号来采样该输入数据，以得到第二采样值；根据该第一、第二采样值来至少调整该第延迟量，以校正该第一延迟信号。
7. 如权利要求6所述的采样方法，还包括在测试模式下，依据测试结果来设定该第一延迟量，并于该第一延迟量完成设定之后决定该第二延迟量；并且，在正常操作模式下，采样该输入数据以得到该输出数据。
8. 如权利要求6所述的采样方法，还包括计数检测该第 一 、第二釆样值相异时的相异次数；其中，当该相异次it大于临界值时，该处理单元才同时增加或者同时减少该第一、第二延迟量，直到该第一、第二采样值相同为止。
9. 如权利要求6所述的釆样方法，还包括将该采样信号延迟第三延迟量，以产生第三延迟信号；依据该第三延迟信号来采样该输入数据，以得到第三采样值；其中，调整该采样信号的延迟量的步骤根据该第一、第二与第三采样值来控制该延迟控制单元至少调整该第 一延迟量；并且，在测试模式下，依据测试结果设定该第一延迟量，接着设定小于该第一延迟量的该第二延迟量，并设定大于该第一延迟量的该第三延迟量，而该第一、第二延迟量之间的第一差值等于该第一、第三延迟量之间的第二差值；并且，在正常操作模式下，采样该输入数据以得到该输出数据。
10.如权利要求9所述的采样方法，还包括若检测到该第 一 、第二采样值相同而该第三采样值相异于该第 一釆样值，则减少该第一、第二、第三延迟量，直到该第一、第二、第三采样值皆相同为止；若;f企测到该第一、第三采样值相同而该第二采样值相异于该第一采样值，则增加该第一、第二、第三延迟量，直到该第一、第二、第三采样值皆相同为止；若检测到该第二、第三采样值皆与该第一采样值相异，则缩小该第一、第二差值，直到该第二、第三采样值其中之一与该第一采样值相同为止；并且，计数检测到该第一、第二、第三采样值中的一个采样值与另两个采样值相异时的相异次数；其中，当该相异次数大于临界值时，该处理单元才增加或减少该第一、第二、第三延迟量或缩小该第一、第二差值。
全文摘要
一种采样电路，用来采样一输入数据以得到一输出数据，该采样电路包括一延迟控制单元、一第一采样单元、一第二采样单元以及一处理单元。该延迟控制单元将一采样信号延迟一第一延迟量以产生一第一延迟信号以及延迟一第二延迟量以产生一第二延迟信号；该第一采样单元依据该第一延迟信号来采样一输入数据以得到一第一采样值，该第一采样单元用来产生该输出数据；该第二采样单元依据该第二延迟信号来采样该输入数据以得到一第二采样值；以及该处理单元根据该第一、第二采样值控制该延迟控制单元至少调整该第一延迟量以校正该第一延迟信号。
文档编号H03K5/14GK101465632SQ20071016215
公开日2009年6月24日 申请日期2007年12月21日 优先权日2007年12月21日
发明者郭东政, 陈逸琳, 黄怡智 申请人:瑞昱半导体股份有限公司