多相位电平移位系统的制作方法

专利名称：多相位电平移位系统的制作方法
技术领域：
本发明涉及对提供的信号进行电压转换的系统，更详细而言，涉 及对多相位的时钟信号的输入振幅进行电压转换的系统。
背景技术：
在DVD等的写入控制、高速通信(DDR、 QDR、 ODR等)中， 使用多相位的时钟信号。通常，多相位的时钟信号是使用由相位比较 器(PD: Phase Detector)、电荷泵(CP: Charge Pump )、低通滤波 器(LPF: Low - Pass Filter)、振荡电路(VCO: Voltage Controlled Oscillator, CCO: Current Controlled Oscillator)构成的PLL (Phase Locked Loop )等而生成。例如生成如图20A所示的8相日于钟信号P0 P7、如图20B所示的9相时钟信号P0 P8。由振荡电路生成的时钟 信号的电压电平通常低于电源电压电平，因此需要将时钟信号的电压 电平转换为电源电压电平的电平移位器。
图21A表示通常的电平移位器。通常的电平移位器LS90中， NMOS晶体管Mn8的栅极接收时钟信号P( + ) , NMOS晶体管Mn9 的栅极接收时钟信号P (-)。时钟信号P ( + )和时钟信号P (-) 的相位差是180°。 PMOS晶体管Mp8的栅极接收晶体管Mn9、 Mp9 连接点处的电压(输出信号Q ( - ) ) ， PMOS晶体管Mp9的栅极接 收晶体管Mn8、 Mp8连接点处的电压(输出信号Q( + ))。输出信 号Q ( + )与时钟信号P ( + )对应，输出信号Q (-)与时钟信号 P (-)对应。
图21B是用于说明图21A所示的电平移位器LS90的工作的波形 图。在电平移位器LS90中，时钟信号P ( + )上升时，输出信号Q (+ )的电压值开始下降，当输出信号Q ( + )达到阈值电压AVt以下时，输出信号Q (-)的电压值开始上升。时钟信号P (-)上
升时，输出信号Q (-)的电压值开始下降，当输出信号Q (-)达 到阈值电压AVt以下时，输出信号Q( + )的电压值开始上升。
在此，关注NMOS晶体管Mn8、 PMOS晶体管Mp8， NMOS晶 体管Mn8的驱动期间Ton (n)是从时钟信号P ( + )的上升沿到下 降沿的期间，PMOS晶体管Mp8的驱动期间Ton (n)是从输出信号 Q(-)的下降沿到上升沿的期间。 (偶数相时钟信号的电压转换)
在对8相(偶数相)时钟信号P0 P7进行电压转换时，相位差 是180。的时钟信号有4组，因此如图22那样，需要4个电平移位器 LS90a。即，4个电平移位器LS90a分别接收时钟信号P0 P3中任一 个作为时钟信号P( + ),接收时钟信号P4 P7中与时钟信号P( + ) 的相位差为180。的时钟信号作为时钟信号P (-)。由此，输出与时 钟信号P0 P7对应的输出信号Q0 Q7。 (奇数相时钟信号的电压转换)
在对9相(奇数相)时钟信号P0 P8进行电压转换时，不存在 相位差是180。的时钟信号，因此需要使用如图23A那样的相位转换 电路，生成图23B所示那样的与9相时钟信号的相位差为180°的9 相的反相时钟信号(-PO) ~ ( -P8)。此时，如图24所示那样， 需要9个电平移位器LS90b。即，9个电平移位器LS90b分别接收时 钟信号P0 P8中任一个作为时钟信号P ( + ),接收与时钟信号P (+ )的相位差为180。的反相时钟信号作为时钟信号P(-)。由此， 输出与时钟信号P0 P8对应的输出信号Q0 Q8。
专利文献1:日本特开2000- 307397号公才艮

发明内容
但是，在以往的电平移位器中，NMOS晶体管Mn8的导通期间(电 流流出期间)与PMOS晶体管Mp8的导通期间(电流供给期间)重 复，因此产生从电流节点到接地节点的直通电流(through current),导致耗电增大。而且，两晶体管的导通期间的重复，是等效降低NM O S 晶体管Mn8处于导通状态时的驱动能力的结果，使输出信号电压值 的下降的通过速率变差，这会导致输出信号的相位精度变差。 本发明的目的在于抑制产生电平移位器的直通电流。 根据本发明，多相位电平移位系统，对彼此周期相等、且彼此的 相位间隔为相位量T (T = 3607n)的n个时钟信号(n为3以上的整 数)的输出电压进行电压转换。上述系统包括一对一地与上述n个时 钟信号对应的n个电平移位器。上述n个电平移位器分别包括第一 NMOS晶体管和第一 PMOS晶体管。上述n个电平移位器各自所包 含的第一 NMOS晶体管连接在该电平移位器的用于输出输出信号的 输出节点与接地节点之间，该第一 NMOS晶体管的栅极接收与该电 平移位器对应的时钟信号。上述n个电平移位器各自所包含的第一 PMOS晶体管连接在上述输出节点与电源节点之间，该第一PMOS晶 体管的栅极接收来自与该电平移位器不同的其他电平移位器的输出 信号。供给上述n个电平移位器各自所包含的第一 P M O S晶体管的栅 极的输出信号来自接收相对于供给该电平移位器所包含的第一 NMOS晶体管的栅极的时钟信号的相位延迟量为相位量X (0°<X<180°)的时钟信号的电平移位器。上述n个电平移位器的各 自的相位量X彼此相等。
在上述多相位电平移位系统中，能够消除从输出节点向接地节点 流 出电流的期间(电 ;厄流出期间)与乂人电源节点向專lr出节点流过电;^jfL 的期间(电流供给期间)的重复。由此，能够抑制产生各电平移位器 中的直通电流，能够减少耗电。能够提高输出信号相对于时钟信号的 相位精度。
上述n个电平移位器还分别包括使该电平移位器的输出延迟的延 迟元件。上述n个电平移位器各自的下降延迟量是相位量LSf，该电 平移位器的上升延迟量是相位量LSr,上述n个电平移位器各自所包 含的延迟元件的下降延迟量DDf是(DD&180°-LSf-X),该延迟 元件的上升延迟量DDr是(DDr^180。-LSr-X)。在上述多相位电平移位系统中，通过调整延迟元件的延迟量，能 够抑制产生直通电流，不需改变电平移位器的设计，就能容易构筑多 相位电平移位系统。
优选是上述n个电平移位器各自所包含的延迟元件的下降延迟量 DDf大于该延迟元件的上升延迟量DDr。
在上述多相位电平移位系统中，相位量X的可取范围变宽，能够 容易构筑可抑制产生直通电流的多相位电平移位系统。
优选是，供给上述n个电平移位器各自所包含的第一PMOS晶体 管的栅极的输出信号的下降沿在时间上是在供给该电平移位器所包 含的第一 NMOS晶体管的栅极的时钟信号的下降沿之后产生或同时 产生，供给该第一 PMOS晶体管的栅极的输出信号的上升沿在时间上 是在该时钟信号的上升沿之前产生或同时产生。
在上述多相位电平移位系统中，第一 PMOS晶体管在产生输出信 号的上升沿时成为非驱动状态，在产生输出信号的下降沿时成为驱动 状态。第一NMOS晶体管在产生时钟信号的上升沿时成为驱动状态， 在产生时钟信号的下降沿时成为非驱动状态。即，在第一PMOS晶体 管成为驱动状态之前(或同时)，第一 NMOS晶体管成为非驱动状 态，在第一NMOS晶体管成为驱动状态之前(或同时)，第一PMOS 晶体管成为非驱动状态。
上述n个电平移位器还分别包括第二 PMOS晶体管。上述n个电 平移位器各自所包含的第二 PMOS晶体管在上述电源节点与上述输 出节点之间同该电平移位器所包含的第一 PMOS晶体管串联连接，该 第二 PMOS晶体管的栅极接收来自与该电平移位器不同的电平移位 器的输出信号。供给上述n个电平移位器各自所包含的第二 PMOS晶 体管的栅极的输出信号，来自与相对于供给该电平移位器所包含的第 一 NMOS晶体管的4册^l的时钟信号的相位延迟量为相位量Y (X <Y<360°-X)的时钟信号对应的电平移位器。上述n个电平移位器 的各自的相位量Y彼此相等。
在上述多相位电平移位系统中，当第一和第二PMOS晶体管双方都成为驱动状态时，从电源节点向输出节点供给电流。即，第一和第
二 PMOS晶体管双方都成为驱动状态的期间成为电流供给期间。能够
消除电流流出期间与电流供给期间的重复，能够抑制在各电平移位器
中产生直通电流。进而，能够通过调整相位量Y来调整输出信号的占 空比。
优选是，供给上述n个电平移位器各自所包含的第二PMOS晶体 管的栅极的输出信号的下降沿在时间上是在供给该电平移位器所包 含的第一 NMOS晶体管的栅极的时钟信号的下降沿之后产生或同时 产生，供给该第一 PMO S晶体管的栅极的输出信号的上升沿在时间上 是在该时钟信号的上升沿之前产生或同时产生。
在上述多相位电平移位系统中，第二PMOS晶体管在产生输出信 号的下降沿时成为驱动状态，在产生输出信号的上升沿时成为非驱动 状态。在第一和第二PMOS晶体管双方成为驱动状态之前(或同时)， 第一 NMOS晶体管成为非驱动状态，在第一 NMOS晶体管成为驱动 状态之前(或同时)，第一和第二 PMOS晶体管中至少一方成为非驱 动状态。
上述n个电平移位器还分别包括第二NMOS晶体管。上述n个电 平移位器各自所包含的第二 NMOS晶体管在上述接地节点与上述输 出节点之间与该电平移位器所包含的第一 NMOS晶体管串联连接， 该第二 NMOS晶体管的栅极接收与供给该第一 NMOS晶体管的时钟 信号不同的时钟信号。供给上述n个电平移位器各自所包含的第二 NMOS晶体管的栅极的输出信号的相对于供给该电平移位器所包含 的第一 NMOS晶体管的栅极的时钟信号的相位超前量为相位量Z (0°<Z<180°)。上述n个电平移位器的各自的相位量Z彼此相等。
在上述多相位电平移位系统中，当第一和第二 NMOS晶体管双方 都成为驱动状态时，从输出节点向电源节点流出电流。即，第一和第 二 NMOS晶体管双方都成为驱动状态的期间成为电流流出期间。能 够消除电流流出期间与电流供给期间的重复，能够抑制产生直通电流。优选是，供给上述n个电平移位器各自所包含的第一PMOS晶体 管的栅极的输出信号的下降沿在时间上是在供给该电平移位器所包 含的第二 NMOS晶体管的栅极的时钟信号的下降沿之后产生或同时 产生，供给该第一 P M O S晶体管的栅极的输出信号的上升沿在时间上 是在供给该电平移位器所包含的第一 NMOS晶体管的栅极的时钟信 号的上升沿之前产生或同时产生。
在上述多相位电平移位系统中，第二NMOS晶体管在产生时钟信 号的上升沿时成为驱动状态，在产生时钟信号的下降沿时成为非驱动 状态。在第一PMOS晶体管成为驱动状态之前(或同时)，第一和第 二 PMOS晶体管中至少一方成为非驱动状态，在第一和第二 NMOS 晶体管双方成为驱动状态之前(或同时)，第一PMOS晶体管成为非 驱动状态。
上述n个电平移位器还分别包括电阻元件。上述n个电平移位器 各自所包含的电阻元件的一端与该电平移位器的输出节点连接，该电 阻元件的另 一 端连接在与该电平移位器不同的电平移位器的输出节 点。与上述n个电平移位器各自所包含的电阻元件的另 一端连接的输 出节点，是与相对于该电平移位器所对应的时钟信号的相位延迟量为 相位量T的时钟信号对应的电平移位器的输出节点。
在上述多相位电平移位系统中，由于由相邻相位插补各电平移位 器中的输出信号的相位偏差，因此能够进一步提高输出信号的相位精 度。
包括一对一地与上述n个时钟信号对应的n个电平移位器、和一 对一地与上述n个电平移位器对应的n个电阻元件。上述n个电平移 位器分别通过对该电平移位器所对应的时钟信号进行电压转换而生 成与该时钟信号对应的输出信号，并从输出节点输出该输出信号。上 述n个电阻元件的 一端连接在与该电阻元件对应的电平移位器的输出 节点，该电阻元件的另 一端连接在与该电阻元件对应的电平移位器所 不同的电平移位器的输出节点。与上述n个电阻元件各自的另一端连 接的输出节点，是与相对于连接在该电阻元件一端上的电平移位器所对应的时钟信号的相位延迟量为相位量T的时钟信号对应的电平移 位器的输出节点。
在上述多相位电平移位系统中，由于由相邻相位插补各电平移位 器中的输出信号的相位偏差，因此能够进一步提高输出信号的相位精度。
如上所述，能够在各电平移位器中抑制产生直通电流，能够降低 耗电。还能够提高输出信号相对于时钟信号的相位精度。


图1是表示本发明第一实施方式的多相位电平移位系统的结构例 的电路图。
图2是表示对图1所示的各电平移位器供给的时钟信号与输出信 号的相位关系的概念图。
图3是用于说明图1所示的多相位电平移位系统的工作的信号波形图。
图4A是用于说明第一实施方式的多相位电平移位系统中的无重 叠条件的示意图。
图4B是表示无重叠条件成立时的时钟信号与输出信号的相位关 系的波形图。
图5是表示本发明第二实施方式的多相位电平移位系统的结构例 的电路图。
图6A是表示图5所示的延迟元件的内部结构的一例的电路图。
图6B是用于说明图6A所示的延迟元件的工作的波形图。
图7是用于说明图5所示的多相位电平移位系统的工作的信号波形图。
图8A是用于说明第二实施方式的多相位电平移位系统中的无重 叠条件的示意图。
图8B是表示无重叠条件成立时的时钟信号与输出信号的相位关 系的波形图。图9是表示本发明第三实施方式的多相位电平移位系统的结构例 的电路图。
图IO是表示对图9所示的各电平移位器供给的时钟信号与输出 信号的相位关系的概念图。
图11是用于说明图9所示的多相位电平移位系统的工作的信号
波形图。
图12 A是用于说明第三实施方式的多相位电平移位系统中的无重 叠条件的示意图。
图12B是表示无重叠条件成立时的时钟信号与输出信号的相位关
系的波形图。
图13是表示本发明第四实施方式的多相位电平移位系统的结构 例的电路图。
图14是表示对图13所示的各电平移位器供给的时钟信号与输出 信号的相位关系的概念图。
图15是用于说明图13所示的多相位电平移位系统的工作的信号
波形图。
图16A是用于说明第四实施方式的多相位电平移位系统中的无重 叠条件的示意图。
图16B是表示无重叠条件成立时的时钟信号与输出信号的相位关 系的波形图。
图17是表示本发明第五实施方式的多相位电平移位系统的结构 例的电^各图。
图18是用于说明构筑在图17所示的电平移位器之间的电阻网络
的概念图。
图19是表示本发明第五实施方式的多相位电平移位系统的变形 例的电^各图。
图20A是表示8相时钟信号的波形图。 图20B是表示9相时钟信号的波形图。 图21A是表示以往的电平移位器结构的电路图。图21B是用于说明图21A所示的电平移位器的工作的波形图。 图22是表示对8相时钟信号进行电压转换的电平移位器组的图。 图23A是表示用于生成反相时钟信号的生成电路的电路图。 图23B是表示与9相时钟信号对应的反相时钟信号的波形图。 图24是表示对9相时钟信号进行电压转换的电平移位器组的图。 附图标记的说明
LS0 LS7、 LS50-LS57电平移位器 Mnl NMOS晶体管(第一 NMOS晶体管) Mpl PMOS晶体管(第一 PMOS晶体管) DD延迟元件
Mp2 PMOS晶体管(第二 PMOS晶体管) Mn2 NMOS晶体管(第二 NMOS晶体管) RR、 RR1 ~ RR7电阻元件
具体实施例方式
以下，参照附图详细说明本发明的实施方式。对图中相同或相当 部分标注相同附图标记，省略其重复"i兌明。 (第一实施方式) 《多相位电平移位系统》
图1表示本发明第一实施方式的多相位电平移位系统的整体结 构。多相位电平移位系统对n个时钟信号(n为3以上的整数)的各 输出振幅进行电压转换来输出与n个时钟信号对应的n个输出信号。 即，n个输出信号的相位关系与n个时钟信号的相位关系对应。n个 时钟信号的相位间隔T是360°/n。该系统包括一对一地与n个时钟信 号对应的n个电平移位器。在图1中，表示的是n-8的情况。时钟 信号P0 P7的相位如下所示。
时钟信号P0:第0相(0。) 时钟信号P4:第四相(180。) 时钟信号P1:第一相(45。) 时钟信号P5:第五相(225°) 时钟信号P2:第二相(90。)时钟信号P6:第六相(270°)时钟信号P3:第三相(135。) 时钟信号P7:第七相(315。) 《电平移位器的结构》
电平移位器LSO ~ LS7分别包括NMOS晶体管Mnl和PMOS晶 体管Mpl。 NMOS晶体管Mnl的源极与接收接地电位VSS的接地节 点连接，PMOS晶体管Mpl的源极与接收电源电位VDD的电源节点 连接，NMOS晶体管Mnl、 PMOS晶体管Mpl的各漏极相互连接。 NMOS晶体管Mnl和PMOS晶体管Mpl的连接点(输出节点)处的 电压作为电平移位器的输出信号而输出。
在电平移位器LS0 LS7的各电平移位器中，NMOS晶体管Mnl 的栅极接收与其电平移位器对应的时钟信号。PMOS晶体管Mpl的 栅极接收来自与相对于供给NMOS晶体管Mnl的时钟信号的相位延 迟量为相位量X (0。<X<180°)的时钟信号对应的电平移位器的输出 信号。在任一个电平移位器中，相位量X都是相同的。图1中X= 135。。
《各电平移位器中的相位量X》
图2表示图1所示的电平移位器LS0 LS7的各电平移位器中的、 供给NMOS晶体管Mnl的时钟信号与供给PMOS晶体管Mpl的输 出信号的相位关系。
在与第k相的时钟信号P(k,对应的电平移位器LS(k)中，NMOS 晶体管Mnl接收时钟信号P(k) , PMOS晶体管Mpl接收来自与时钟
信号P(k + a,对应的电平移位器LS(k + ^的输出信号Q(k + a)。时钟信号 P(k+a)与时钟信号P(k)相比延迟了相位量X。在此，"k"是0以上 的整数，0￡k^i-l。 "a"是整数，a = X/T (T是时钟信号的相位间 隔)。其中，(k+a)〉(n-l)时，(k+a)是(k+a)除以n后 的剩余。在图2中n-8、 a= 135。/45。 = 3。 《工作》
接着，参照图3说明图1所示的多相位电平移位系统的工作。在 此，PMOS晶体管在输出信号达到PMOS晶体管Mpl的阈值电压AV 以下时成为驱动状态(即，从电源节点经PMOS晶体管向输出节点流 过电流的状态)，在输出信号高于PMOS阈值电压AVt时成为非驱动状态(即，在PMOS晶体管不产生漏电流的状态)。
各电平移位器的上升延迟量、下降延迟量相当于相位量"45。"。 电平移位器的上升延迟量是指自输出信号的电压值开始上升起到输 出信号达到阈值电压AVt(即，到PMOS晶体管成为驱动状态)的延 迟量，电平移位器的下降延迟量是指自输出信号的电压值开始下降起 到输出信号达到阈值电压AVt(即，到PMOS晶体管成为非驱动状态) 的延迟量。为了简化说明，将上升延迟量、下降延迟量设为在任一电 平移位器中均相同而加以说明。
(NMOS晶体管的驱动开始)
到时刻tl时，在电平移位器LSO,时钟信号P0上升，NMOS晶 体管Mnl成为驱动状态。由此，电平移位器LS0的输出信号Ql的电 压值开始下降。由于向电平移位器LSO输出的输出信号Q3高于阈值 电压AVt,因此PMOS晶体管Mpl成为非驱动状态。 (输出信号Q3的电压下降)
到时刻t2时，在电平移位器LS3，时钟信号P3上升，NMOS晶 体管Mnl成为驱动状态。由此，输出信号Q3的电压值开始下降。 (NMOS晶体管的驱动停止/PMOS晶体管的驱动开始) 到时刻t3时，在电平移位器LSO,时钟信号P0下降，NMOS晶 体管Mnl成为非驱动状态。输出信号Q3的电压值成为阈值电压A Vt以下，PMOS晶体管Mpl成为驱动状态。由此，输出信号Q0的电 压值开始上升。
(输出信号Q6的电压下降)
到时刻t4时，在电平移位器LS6，时钟信号P6上升，NMOS晶 体管Mnl成为驱动状态。由此，输出信号Q6的电压值开始下降。 (输出信号Q3的电压上升)
到时刻t5时，在电平移位器LS3，输出信号Q6的电压值成为阈 值电压AVt以下，PMOS晶体管Mpl成为驱动状态。由此，输出信 号Q3的电压值开始上升。
(PMOS晶体管的驱动停止/NMOS晶体管的驱动开始)到时刻t6时，在电平移位器LSO,输出信号Q3高于阈值电压A Vt, PMOS晶体管Mpl成为非驱动状态。时钟信号P0上升，NMOS 晶体管Mnl成为驱动状态。由此，输出信号Q0的电压值开始下降。
如此，在电平移位器LS0 LS7的各电平移位器中，PMOS晶体 管Mpl成为驱动状态的同时，NMOS晶体管Mnl成为非驱动状态， NMOS晶体管Mnl成为驱动状态的同时，PMOS晶体管Mpl成为非 驱动状态。即，NMOS晶体管Mnl的驱动期间Ton (n)与PMOS晶 体管Mpl的驱动期间Ton (p)相互不重复。 《无重叠条件》
在此，参照图4，对在本实施方式的各电平移位器中，用于在开 始从电源节点向输出节点供给电流之前(或同时)停止从输出节点向 接地节点的电流流出、且在停止了从电源节点向输出节点的电流供给 之后(或同时)开始从输出节点向接地节点的电流供给的条件(即， 用于使电流流出期间与电流供给期间实质上不重复的条件无重叠条 件)进行说明。在此，以电平移位器LSu)、 LS(k + a)、 LSu + 2a)为例 进行说明。
在以下的说明中，以"相位量"而不是"时间量，，来考虑各电平 移位器中的上升延迟量、下降延迟量。时钟信号P(k)的上升沿(时钟 信号P(k)的初始相位)为相位基准点(0。)，其他时钟信号的上升沿 (其他时钟信号的初始相位)、输出信号的上升沿、下降沿分别以与 时钟信号P(k)上升沿的相位量来表示。
首先，对图中及以下计算式中所用的记号进行说明 《时钟信号》 P(k):第k相的时钟信号 P(k + a):第k+a相的时钟信号 P(k"oo:第k + 2a相的时钟信号
《输出信号》 Q(k+a):电平移位器LS(k+a)的输出信号 Q(k + 2a):电平移位器LS(k + 2a)的输出信号《延迟量》
DasT):各电平移位器中的上升延迟量 Dasi):各电平移位器中的下降延迟量 D(LST)>0。， D(LSi)>0o
《信号沿》 卞信号的上升沿 丄信号的下降沿
《相位关系》 P (k) T< P (k+a) T< P (k+2a) 丫< ( P w 丫 + 360° ) P(k" = PmT+ 180。
《相位量X》
P(k十a) T — P(k) 丁 = P(k+2a) T 一P(k+a) T = X
P(k+2a)T-P(k)T = 2 . (P(k+a)T-P(k)T) =2X P(k+a)T-P(k)T〉0。 =〉x>o°
作为时钟信号P(k + a)相对于时钟信号P(k)的相位延迟量的相位量 X如上式那样定义。时钟信号P(k+2a,相对于时钟信号P(k+a)的相位 延迟量与时钟信号P(k+a)相对于时钟信号P(k)的相位延迟量相等。 (晶体管的驱动期间)
在晶体管LS(k)中，在从时钟信号P(k)的上升沿P①T到下降沿 P(k)丄的期间，时钟信号P(w为高电平(例如NMOS晶体管Mnl的 阈值电压以上)，因此NMOS晶体管Mnl成为驱动状态，电流从输 出节点向接地节点流出。
在从输出信号Q(k+a)的下降沿Q(k + a)丄到上升沿Q(k + a)T的期间，
输出信号Qu + a)为PMOS晶体管Mpl的阈值电压AVt以下，因此 PMOS晶体管Mpl成为驱动状态，乂人接地节点向输出节点供给电流。 因此，为使无重叠条件成立，需要满足以下的(式1_ 1 )和(式 1 -2)。
P(k化Q(k+a)丄 ..(式1 _ 1 )
Q(k+a)T^P(k)T + 360。 '.(式1-2)即，在时钟信号P(k)的下降沿P(k)丄的时间之后(或同时)产生 输出信号Q ( k+ a)的下降沿Q (k+ a)i ，且在时钟信号P ( k)的上升沿的时 间之前(或同时)产生输出信号Q(k+a)的上升沿Q(k+a)T。 (输出信号的沿产生定时)
在电平移位器LS(k+a)中，产生时钟信号P(k+a)的上升沿P(k+a) T时，输出信号Q(k+a,的电压值开始下降。产生输出信号的下降沿Q (k+2a)丄时，输出信号Q(k+a)的电压值开始上升。在电平移位器LS(k + 2a)中，产生时钟信号P(k+2a)的上升沿P(k+2a)丁时，输出信号Q(k+2a) 的电压值开始下降。
在此，若考虑各电平移位器中的下降延迟量、上升延迟量，则输
出信号Q(k+a)的上升沿Q(k+a)T、下降沿Q(k+aa成为(式1- 3)、 (式1 _4)那样。
Q(k+aU = P(k+a)T + D(， . (式1- 3)
Q (k+a) T = Q (k+2a)丄+ D (LST)
=P(k + 2a)T + D(LS1) +D(LST)...(式1- 4)
即，输出信号Q(k+a)的下降沿Q(k + a)丄依存于时钟信号P(k + a)的 上升沿P(k+a)T的产生定时，输出信号Q(k+a)的上升沿Q(k+a)T依存
于时钟信号P(k+2a;的上升沿P (k+ 2a) T的产生定时。
(相位量x)
(1) 首先，求出相位量X的下限值。在此，将(式1-3)代入
(式l-1)。
才艮4居？(144 = ") + 180。， P(k+2a)T — P(k+a)T = x
(式1 - 1 ) =〉P(k)T+ 180，(k+a)T + D(即 =〉P(k+aa-P(k)pl80。-D(即 =>X^180。-D(即...(式1-5) 如此，求出(式1 - 5)。
(2) 接着，求出相位量X的上限值。在此，将(式1-4)代入 (式1 -2)。
才艮才居P(k+2a)T — P(k)T = 2X(式1-2) =>P(k+2a)T + D， +D(LST^P(k)T + 360。 =〉P (io T - P (k) T，0o - D (LSi) _ D (LST) =〉2XS360o-D(即-D(ls个)...(式l-6) 如此，求出(式1-6)。
(3) 接着，求出相位量X的范围。 在jt匕，才艮才居(式l一5)、(式1一6),
180。 - D(LS-XS180。 - ( 1/2) . (D(Ls丄)+ D(LST))...(式1 -
7)
根据Das丄)〉0。， D(LST)〉0。， X>0。，
0。<X<180。...(式1 - 8)
如此，求出(式1-7)、(式1-8)。
(4) 如上所述，若相位量X满足(式1-7),则能够使无重叠 条件成立。相位量X的可取范围是(式1-8)。即，相位量X的可 取范围根据各电平移位器的下降延迟量、上升延迟量而变化，但能够 使无重叠条件成立的相位量X存在于(式1-8)所示的范围内。
(电平移位器中的相位延迟量D(r^)、 DasT)) 接着，求出电平移位器中的下降延迟量(D(LSi))、上升延迟量 (D)。
(式1 - 5 ) =〉 D (即^180。 - X...(式1 - 9 )
(式1 - 6) =>D， +D(LST)￡360°-2X...(式1 - 10)
才艮4居(式1一9) 一 (式1_10)
D(ls，)，0。-X ...(式1 _ 11 )
如上所述，若是电平移位器中信号下降时的延迟量D(Lsp满足(式
1 - 9)、信号上升时的延迟量D(LST)满足(式1 - 11 ),就能使无重 叠条件成立。 《效果》
如上所迷，在各电平移位器中，由于能够在开始向输出节点供给 电流之前(或同时)停止从输出节点的电流流出、且在停止了向输出 节点的电流供给之后(或同时)开始从输出节点流出电流(即，能够消除电流流出期间与电流供给期间的重复)，因此，能够抑制产生从
电源节点经PMOS晶体管、NMOS晶体管流向接地节点的直通电流。
由此，能够减少各电平移位器中的耗电。
由于电流流出期间和电流供给期间实质上不重复，因此在各电平 移位器中，信号的上升和下降为高速。即，能够减小各电平移位器中 的延迟量。由此，能够提高输出信号相对于时钟信号的相位精度。
优选电平移位器中的下降延迟量大于上升延迟量。如此，则相位
量X的可取范围变宽，能够容易构成多相位电平移位系统。
(第二实施方式) 《整体结构》
图5表示本发明第二实施方式的多相位电平移位系统的整体结 构。该系统中，电平移位器LS0 LS7除了图1所示的PMOS晶体管 Mpl、 NMOS晶体管Mnl之外，还分别包括延迟元件DD。延迟元件 DD使来自NMOS晶体管Mnl和PMOS晶体管Mpl的连接点(输出 节点)的输出信号延迟，作为延迟输出信号输出。延迟元件DD中的 上升延迟量和延迟元件DD中的下降延迟量相互不同。
《延迟元件的内部结构》
图6A表示图5所示的延迟元件DD的内部结构的一例。延迟元 件DD包括PMOS晶体管Dpl、 Dp2、 NMOS晶体管Dnl、 Dn2。晶 体管Dpl、 Dnl在电源节点与接地节点之间串联连接，各自的栅极接 收晶体管Mnl、 Mpl的连接点处的电压(来自输出节点的输出信号) Qin。晶体管Dp2、 Dn2在电源节点与接地节点之间串联连接，各自 的栅极接收来自晶体管Dpl、 Dnl的连接点的中间输出信号Qm。晶 体管Dp2、 Dn2的连接点处的电压作为延迟输出信号Qout而输出。 PMOS晶体管Dpi的驱动能力小于NMOS晶体管Dnl的驱动能力。 另外，假定PMOS晶体管Dp2的驱动能力与NMOS晶体管Dn2的驱 动能力彼此相等。
图6B表示图6A所示的延迟元件DD中的输出信号Qin、中间输 出信号Qm、延迟输出信号Qout的各信号波形。由于PMOS晶体管Dpi的驱动能力小于NMOS晶体管Dnl的驱动能力，所以中间输出 信号Qm的上升速度比中间输出信号Qm的下降速度慢。由此，延迟 输出信号Qout的下降沿相对于输出信号Qin的下降沿的延迟量大于 延迟输出信号Q out的上升沿相对于输出信号Q in的上升沿的延迟量。 即，延迟元件DD中的下降延迟量大于延迟元件DD中的上升延迟量。 例如延迟元件DD中的上升延迟量为T/2,延迟元件DD中的下降延 迟量为T。
《工作》
接着，参照图7说明图5所示的多相位电平移位系统的工作。在 此，设延迟元件DD中的下降延迟量为"T = 45°"、延迟元件DD中 的上升延迟量为"T/2 = 22.5。"。为了简化说明，将延迟元件的上升 延迟量、下降延迟量设为在任一延迟元件中均相同来进行说明。 (NMOS晶体管的驱动开始)
到时刻tl时，在电平移位器LSO,时钟信号PO上升，NMOS晶 体管Mnl成为驱动状态。由此，输出信号Q0的电压值开始下降。此 时，由于延迟输出信号Q3，为高电平，因此PMOS晶体管Mpl成为 非驱动状态。
(延迟输出信号Q3，的电压下降)
到时刻t2时，在电平移位器LS3，时钟信号P3上升，NMOS晶 体管Mnl成为驱动状态。由此，输出信号Q3的电压值开始下降。延 迟了延迟元件DD中的上升延迟量(T)，延迟输出信号Q3，的电压 值也开始下降。
(NMOS晶体管的驱动停止/PMOS晶体管的驱动开始) 到时刻t3时，在电平移位器LS0,时钟信号P0下降，NMOS晶 体管Mnl成为非驱动状态。延迟输出信号Q3'成为低电平，PMOS晶 体管Mpl成为驱动状态。由此，输出信号Q0的电压值开始上升。 (延迟输出信号Q6，的电压下降)
到时刻t4时，在电平移位器LS6，时钟信号P6上升，NMOS晶 体管Mnl成为驱动状态。由此，输出信号Q6的电压值开始下降。延迟了延迟元件DD中的上升延迟量(T),延迟输出信号Q6，的电压 值也开始下降。
(延迟输出信号Q3，的电压上升)
到时刻t5时，在电平移位器LS3,延迟输出信号Q6，成为低电平， PMOS晶体管Mpl成为驱动状态。由此，输出信号Q3的电压值开始 上升。延迟了延迟元件DD中的上升延迟量T/2,延迟输出信号Q3， 的电压值也开始上升。
(PMOS晶体管的驱动停止/NMOS晶体管的驱动开始)
到时刻t6时，在电平移位器LSO,延迟输出信号Q3，成为高电平， PMOS晶体管Mpl成为非驱动状态。时钟信号P0上升，NMOS晶体 管Mnl成为驱动状态。由此，输出信号Q0的电压值开始下降。
如此，在电平移位器LS0 LS7的各电平移位器中，PMOS晶体 管Mpl成为驱动状态之前，NMOS晶体管Mnl成为非驱动状态， NMOS晶体管Mnl成为驱动状态之前，PMOS晶体管Mpl成为非驱 动状态。即，NMOS晶体管Mnl的驱动期间Ton (n)与PMOS晶体 管Mpl的驱动期间Ton (p)相互不重复。
《无重叠条件》
在此，参照图8,对在本实施方式的无重叠条件进行说明。在此， 以电平移位器LS(k) 、 LS(k + a) 、 LS(k + 2a)为例进行说明。在此，以"相 位量"来考虑各电平移位器中的上升延迟量、下降延迟量。
首先，对以下计算式中所用的记号进行说明 《延迟输出信号》
Q，(k+a):电平移位器LS(k + a)的延迟输出信号
Q， (k + 2a):电平移位器LS (k + 2a)的延迟输出信号 《延迟元件的信号延迟量》
D(DDT):延迟元件DD中的上升延迟量
D(DDi):延迟元件DD中的下降延迟量
对于T、丄、P(k)、 P(k+a)、 P(k+2a)、 Q(k + a)、 Q(k+2a)、 D(LSf)、
Dasi)、相位关系、相位量X，与图4相同。(晶体管的驱动期间) 为满足无重叠条件，需要满足以下的(式2-1)和(式2-2)。 P(kU^Q,(k+a"..(《2—1) Q，(k+a)^P(wT + 360。 ..(式2-2)
即，在时钟信号p(k)的下降沿p(k)丄的时间之后(或同时)产生
延迟输出信号Q，(k+a)的下降沿，且在时钟信号P(w的上升沿P(k)T 的时间之前(或同时)产生延迟输出信号Q，(k+a,的上升沿。
(延迟输出信号的沿产生定时)
在图4情况的基础上进一步考虑各延迟元件DD中的下降延迟
量、上升延迟量，则延迟输出信号Q，a + a)的下降沿Q，(k + a4、上升
沿Q，(k + a)T成为(式2-3)、(式2-4)那样。
Q， (k+a)丄=Q (k+a)丄+ D (DD丄)
=P(k+a)T + D(Lsp +D(,...(式2-3)
Q，(k+a)T = Q(k+a)T + D (DDT)
=Q， (k + 2a)丄+ D (LS丁)十D(DDT)
=Q (k+2a)丄+ D (DD丄)+D(LST) + D ( DDT )
=P ( k + 2a) T + D ( LS丄)+ D ( DD丄)+ D ( LST ) + D ( DD"f) ..(式
2-4)
与图4情况相同，延迟输出信号Q，(k+a)的下降沿Q，(k+a)丄依存 于时钟信号P(k+a)的上升沿P(k+a)T的产生定时，延迟输出信号Q，(k D的上升沿Q，u+a〃依存于时钟信号P(k+2a)的上升沿P(k+2a)T的产 生定时。
(相位量X)
(1)首先，求出相位量X的下限值。在此，将(式2-3)代入 (式2-1)。
#4^P(kU = P(k)T+ 180。， P(k + 2a)T-P(k + a)T = x (式2-1) =>P(k)T+180，(k+a)T + D(LSp +D(, =>P(k + a)T - P(k)，0。-D(即-D(, =>X^180。- (D(LSp+D(,)...(式2-5)如此，求出(式2 - 5)。
(2) 接着，求出相位量X的上限值。在此，将(式2-4)代入
(式2-2)。设D(Ls丄)+D (DD丄)十D(LST) +D(DDT) = A。由于P(k+2a) T-P(k)T = 2X,所以
(式2-2) =〉P(k+2a)T + A^P(k)T + 360。 =〉P(k+2a)T-P(k)^360。-A
=>2X<360o _ D (Ls丄)—D(ls个)一D(dd丄)_D(ddt) =>X<180。- (1/2) . (D(即+D(LST) +D(DDi) +D
(ddt))...(式2 - 6 )
如此，求出(式2-6)。
(3) 接着，求出相位量X的可取范围。
在此，根据D(Ls丄)、D(DDj)、 D(LST)、 D(DDT)〉0。， X>0。，
(式2 - 5 ) =〉0。<X
(式2-6) =>X<180。 因此，0。<X<180°...(式2 —7) 如此，求出(式2 - 7)。
(4 )如上所述，若相位量X满足(式2-5)、(式2-6)，则 能够使无重叠条件成立。相位量X的可取范围是(式2-7)。即， 相位量X的可取范围根据各电平移位器的下降延迟量、上升延迟量而 变化，但能够使无重叠条件成立的相位量X存在于(式2-7)所示 的范围内。
(延迟元件中的相位延迟量D(DDi) 、 D(ddt)) 接着，求出延迟元件DD中的下降延迟量Dasi)、上升延迟量D
(dd丁) °
(式2-5) =>D(,>180o-D(LSy -X...(式2-8)
(式2-6 )=>D(DD!) + D(DDT 6360。-(D(Lsp + Dasp)-2X..(式
2-9)
才艮^居(式2 — 8)—(式2 — 9) D(DDT)$180。-D(LST) -X ...(式2 - 10)如上所述，若是设定延迟元件DD的信号延迟量以满足(式2-8)、(式2-10),则不需改变电平移位器的信号延迟量，就能使无 重叠条件成立。 《效果》
如上所述，在各电平移位器中，由于能够消除电流流出期间与电 流供给期间的重复，因此，能够抑制产生直通电流。由此，能够减少 各电平移位器中的耗电。
由于电流流出期间和电流供给期间实质上不重复，因此能够减小 各电平移位器中的延迟量。由此，能够提高输出信号相对于时钟信号 的相位精度。
能够通过调整延迟元件的信号延迟量来抑制产生直通电流，因此 不需改变电平移位器的设计，就能容易构筑多相位电平移位系统。
优选延迟元件中的下降延迟量大于上升延迟量。如此，则相位量 X的可取范围变宽，能够容易构成多相位电平移位系统。 (第三实施方式) 《结构》
图9表示本发明第三实施方式的多相位电平移位系统的整体结 构。该系统中，电平移位器LS0 LS7除了图1所示的PMOS晶体管 Mpl、NMOS晶体管Mnl之夕卜，还分别包括PMOS晶体管Mp2。PMOS 晶体管Mp2在电源节点与输出之间与PMOS晶体管Mpl串if关连接。
在电平移位器LS0 ~ LS7的各电平移位器中，PMOS晶体管Mp2 的栅极接收来自与相对于供给NMOS晶体管Mnl的时钟信号的延迟 量为相位量Y ( X<Y<360。 - X )的时钟信号对应的电平移位器的输出 信号。在任一电平移位器中，相位量Y都是相同的。图9中X= 135°， Y= 180。。
《各电平移位器中的相位量X》
图10表示图9所示的电平移位器LS0 LS7的各电平移位器中 的、供给NMOS晶体管Mnl的时钟信号与供给PMOS晶体管Mp2 的输出信号的相位关系。电平移位器L S 0 ~ L S 7的各电平移位器中的、供给NMOS晶体管Mnl的时钟信号与供给PMOS晶体管Mpl的输 出信号的相位关系与图2相同。在图10中，用虛线简化供给PMOS 晶体管Mpl的输出信号。
在与第k相的时钟信号P(k)对应的电平移位器LS(k)中，NMOS 晶体管Mnl接收时钟信号P (k) ， PMOS晶体管Mp2接收来自与时钟 信号P(k+p)对应的电平移位器LS(k+p)的输出信号Q(k+p)。时钟信号 P(k,与时钟信号P(k)相比延迟了相位量Y。在此，"|3"是整数，p =Y/T (T是时钟信号的相位间隔)。其中，(k+(3) > (n- 1 )时， (k + (3)是(k + p)除以n后的剩余。在图10中n-8、 p = 180745。 =4。
《工作》
接着，参照图ll说明图9所示的多相位电平移位系统的工作。 在图11中，各电平移位器的上升延迟量、下降延迟量均是"22.5。"。 (NMOS晶体管的驱动开始)
到时刻tl时，在电平移位器LSO,时钟信号PO上升，NMOS晶 体管Mnl成为驱动状态。由此，输出信号QO的电压值开始下降。此 时，由于输出信号Q4为低电平，所以PMOS晶体管Mp2为驱动状态， 但由于输出信号Q3不是低电平，因此PMOS晶体管Mpl成为非驱动 状态。
(两PMOS晶体管的驱动停止)
到时刻t2时，在电平移位器LS0,输出信号Q4高于低电平，PMOS 晶体管Mp2成为非驱动状态。由此，PMOS晶体管Mpl、 PMOS晶 体管Mp2双方都成为非驱动状态。 (输出信号Q3的电压下降)
到时刻t3时，在电平移位器LS3，时钟信号P3上升，NMOS晶 体管Mnl成为驱动状态。由此，电平移位器LS3的输出信号Q3的电 压值开始下降。
(输出信号Q4的电压下降/NMOS晶体管的驱动停止)
到时刻t4时，在电平移位器LS4，时钟信号P4上升，NMOS晶体管Mnl成为驱动状态。由此，输出信号Q4的电压值开始下降。另 外，在时刻t4时，在电平移位器LSO,输出信号Q3为低电平，PMOS 晶体管Mpl为驱动状态，但由于输出信号Q4处于开始向低电平跃迁 的状态，因此PMOS晶体管Mp2还处于非驱动状态。在时刻t4,由 于时钟信号PO下降，因此，NMOS晶体管Mnl变化成非驱动状态。 (两PMOS晶体管的驱动开始)
到时刻t4 t5时，输出信号Q4成为低电平时，在电平移位器LS0， PMOS晶体管Mp2成为驱动状态。因此，PMOS晶体管Mpl、 PMOS 晶体管Mp2双方成为驱动状态，输出信号QO的电压值开始上升。 (输出信号Q6的电压下降)
到时刻t5时，在电平移位器LS6，时钟信号P6上升，NMOS晶 体管Mnl成为驱动状态。由此，输出信号Q6的电压值开始下降。 (输出信号Q7的电压下降)
到时刻t6时，在电平移位器LS7，时钟信号P7上升，NMOS晶 体管Mnl成为驱动状态。由此，输出信号Q7的电压值开始下降。另 外，在时刻t6,在电平移位器LS3,输出信号Q6为低电平，PMOS 晶体管Mpl为驱动状态，但由于输出信号Q7处于开始向低电平跃迁 的状态，因此PMOS晶体管Mp2还处于非驱动状态。 (输出信号Q3的电压上升)
在时刻t6-t7，输出信号Q7成为低电平时，在电平移位器LS3， PMOS晶体管Mp2成为驱动状态。因此，PMOS晶体管Mpl、 PMOS 晶体管Mp2双方成为驱动状态，输出信号Q3的电压值开始上升。 (PMOS晶体管的驱动停止/NMOS晶体管的驱动开始)
到时刻t7时，在电平移位器LSO,由于输出信号Q4是低电平， 所以PMOS晶体管Mp2成为驱动状态，但由于输出信号Q3是高电平， 因此PMOS晶体管Mpl成为非驱动状态。时钟信号PO上升，NMOS 晶体管Mnl成为驱动状态。由此，输出信号Q0的电压值开始下降。
如此，以电平移位器LSO为例，可知，在时钟信号PO为高电平 期间，不会产生输入到电平移位器LSO的输出信号Q3、 Q4双方都是低电平的期间。在电平移位器LS1 LS7的各电平移位器中，时钟信 号与两个输出信号的相位关系与电平移位器L S 0中的相位关系相同。 即在电平移位器LS0 LS7的各电平移位器中，PMOS晶体管Mpl、 Mp2双方成为驱动状态之前NMOS晶体管Mnl成为非驱动状态，在 NMOS晶体管Mnl成为驱动状态之前PMOS晶体管Mpl、 Mp2中至 少一方成为非驱动状态。即NMOS晶体管Mnl的驱动期间Ton (n) (电流流出期间)与PMOS晶体管Mpl、 Mp2双方驱动的驱动期间 Ton (pp)(电流供给期间)相互不重复。
在时刻tl等，NMOS晶体管的驱动状态的i 夭迁定时与PMOS晶 体管的驱动的跃迁定时可以是同时的。 《无重叠条件》
在此，参照图12,对在本实施方式的无重叠条件进行说明。在此， 以电平移位器LS(k)、 LS(k + a)、 LS(k,、 LS(k + a+p)为例进行说明。 首先，对以下计算式中所用的记号进行说明。对于T、丄、P(k)、 P(k + a) 、 Q (k+a) 、 Q (k+2a)、 D(LST) 、 D(LSi),与图4相同。 《时钟信号》 P(k+p,:第k+(3相的时钟信号 P(k+a+p):第k + a+p相的时钟信号
《输出信号》 Q(k + p):电平移位器LS(k + p)的输出信号
Q(k+a+p):电平移位器LS(k+a+p)的输出信号
《相位关系》
P(k) T<P(k+a) T
P(k+a) T<P(k+(3) T〈P(k+a+p) T
P(k+a+P)T< (P(k)T + 360" P(kd = P(wT+ 180°
0 (k+a)丄< 0 (k+p)丄 Q (k+a) T< Q (k+(3) T
《相位量X、相位量Y》<formula>formula see original document page 30</formula>
作为时钟信号P(k+a)相对于时钟信号P(k,的相位延迟量的相位量 X如上式那样定义。时钟信号P(k+a+p)相对于时钟信号P(k+a)的相位 延迟量与时钟信号P(k+a)相对于时钟信号P(k)的相位延迟量相等。作 为时钟信号P(k+p)相对于时钟信号P(k)的相位延迟量的相位量Y如 上式那样定义。相位量X和相位量Y的大小关系如上式。 (晶体管的驱动期间)
在晶体管LS(k)中，在从时钟信号P(k)的上升沿P(k)T到下降沿 P^丄的期间，例如NMOS晶体管Mnl成为驱动状态，电流从输出节 点向4妻地节点流出。
在从输出信号Q(k+a)的下降沿Q(k + a)丄到上升沿Q(k+a)T的期间，
PMOS晶体管Mpl成为驱动状态。另外，在从输出信号Q(k+p)的下 降沿Q(k + p)i到上升沿Q(k+p)T的期间，PMOS晶体管Mp2成为驱动 状态。根据Q(k + a)T<Q(k,T，在从输出信号Q(k,的下降沿Q(k, 丄到输出信号Qn)的上升沿Qa+a)T的期间，输出信号Q(u 、 Q(k +卩)双方均是低电平，因此，PMOS晶体管Mpl、 Mp2双方为驱动状 态，从电源节点向输出节点供给电流。
因此，为使无重叠条件成立，需要满足以下的(式3-l)和(式 3-2)。
P(k化Q(k+p4 ...(式3-l)
Q(k + a化P(k)" 360。''.(式3-2)
即，在时钟信号P①的下降沿P(k4的时间之后(或同时)产生 输出信号Q(k+p)的下降沿Q(k+p)丄，且在时钟信号P(k)的上升沿P(k) T的时间之前(或同时)产生输出信号Q(k + a)的上升沿Q(k+a)T。 (输出信号的沿产生定时)在电平移位器LS(k+p)中，产生时钟信号P(k+p〉的上升沿P(k+p) T时，输出信号Q(k+p)的电压值开始下降。另外，电平移位器LS(k + a) 中，在产生了输出信号Q(kU的下降沿Q(k+2a)丄后产生输出信号Q(k H)的下降沿Q"+a+P)丄时，输出信号Q(k+a)的电压值开始上升。在 电平移位器LS(k + a+p)中，产生时钟信号P(k + a+p)的上升沿P(k + a+p)T
时，输出信号Qan)的电压值开始下降。
在此，若考虑各电平移位器中的下降延迟量、上升延迟量，则输 出信号Q(k+(3)的下降沿Q(k+p4、输出信号Q(k+a)的上升沿Q(k+a)T
成为(式3 — 3)、(式3 — 4)那才羊。
Q(k+f3" = P(k,T + D(，...(式3_3)
Q(k+a)T = Q(k+a+(3)>l + D(LST)
二P"H)丁 + D(即+D(LST)...(式3- 4) 即，输出信号Q(k+p)的下降沿Q(k + p)丄依存于时钟信号P(k + p)的
上升沿P(k+p)T的产生定时，输出信号Q(k+a)的上升沿Q(k+a)T依存 于时钟信号P(k+a+(3)的上升沿Pu+a+p4的产生定时。 (相位量X、相位量Y)
(1) 首先，将(式3-3)代入(式3-1)。 才艮4居P(k)丄-P(k) + 180。， P(k+p)卞一P(k)T = Y
(式3 - 1 ) => P (k) T + 180， (k+p) T + D (Ls丄) =>P(k，T-P(k)T>lS0o-D(即 =〉Y>180o-D(Lsp ...(式3 - 5) 如此，求出(式3-5)。
(2) 接着，将(式3-4)代入(式3-2)。
才艮4居p (k+a) T — p (k) T = p (kn) 丫 一 p (k+p) T = x、
(式3-7) =>P(k + a+P)T + D(Lsp +D(LST)^P(k)T + 360。 =〉P(k + a, T-P(k) T，0。-D(即-D(LST) =>X+Y^360o-D(LSP -D(LST)...(式3-6) 如此，求出(式3-6)。(3) 接着，求出相位量X。在此，计算(式3-5) _ (式3-6)。 根据X>0。，
(式3_5) _ (式3-6) =〉X^180°_D(LST) =〉0o<X<180o_D(L^)...(式3-7) 根据DasT)〉0°,
(式3 - 7 ) =〉0。<X<180°...(式3 - 8 ) 如此，求出(式3 —7)、(式3-8)。
(4) 接着，求出相位量Y。在此，根据(式3-5)、(式3-6), 180°-D(LSi)SY￡360o-D(即-D(即-X...(式3-9) 根据D(Ls丄)〉0。， D(LST)〉0。， Y>X,
(式3 _ 9) =>X<Y<360° _X...(式3_10) 如此，求出(式3-9)、(式3—10)。
(5 )如上所述，若相位量X满足(式3 - 7 )、且相位量Y满足 (式3-9)，则能够使无重叠条件成立。相位量X的可取范围是(式 3-8),相位量Y的可取范围是(式3-10)。即，相位量X的可取 范围、相位量Y的可取范围根据各电平移位器的下降延迟量、上升延 迟量而变化，但能够使无重叠条件成立的相位量X存在于(式3-8) 所示的范围内，相位量Y存在于(式3-10)所示的范围内。
《效果》
如上所述，在各电平移位器中，由于能够消除电流流出期间与电 流供给期间的重复，因此，能够抑制产生直通电流。由此，能够减少 各电平移位器中的耗电。
由于电流流出期间和电流供给期间实质上不重复，因此能够减小 各电平移位器中的延迟量。由此，能够提高输出信号相对于时钟信号 的相位精度。
根据图12、(式3- 4),输出信号Q(k+a)的上升沿Q(k+a)T依 存于相位延迟量为相位量Y的时钟信号P(k+a+(3, T的上升沿的产生定
时。即，通过调整相位量Y，能够调整输出信号的上升沿的产生定时。
由此，也可调整输出信号的占空比。在各电平移位器中，分别供给PMOS晶体管Mpl、 Mp2的输出 信号也可以供给其他PMOS晶体管。例如在电平移位器LS0中，输 出信号Q4可以供给PMOS晶体管Mpl的栅极，输出信号Q3可以供 给PMOS晶体管Mp2的栅极。
(第四实施方式)
《多相位电平移位系统》
图13表示本发明第四实施方式的多相位电平移位系统的整体结 构。该系统中，电平移位器LS0 LS7除了图l所示的PMOS晶体管 Mpl、NMOS晶体管Mnl之外，还分别包括NMOS晶体管Mn2。NMOS 晶体管Mn2在电源节点与输出之间与NMOS晶体管Mnl串联连接。
在电平移位器LS0 LS7的各电平移位器中，NMOS晶体管Mn2 的栅极接收相对于供给NMOS晶体管Mnl栅极的时钟信号的相位超 前量为相位量Z (0。<Z<180°)的时钟信号。在任一个电平移位器中， 相位量Z都是相同的。图13中X:135。， Z = 45°。《各电平移位器中的相位量Y》
图14表示图13所示的电平移位器LS0 LS7的各电平移位器中 的、供给NMOS晶体管Mnl的时钟信号、供给NMOS晶体管Mn2 时钟信号、与供给PMOS晶体管Mpl的输出信号的相位关系。
在与第k相的时钟信号P(k)对应的电平移位器LS(k)中，NMOS 晶体管Mnl接收时钟信号P(k) , NMOS晶体管Mn2接收时钟信号P
(k — Y) , PMOS晶体管Mpl接收来自与时钟信号P(k + a)对应的电平移
位器LS(k+a)的输出信号Q(k+a)。时钟信号P(k-"与时钟信号P(k)相 比提前了相位量Z。在此，'Y，是整数，y = Z/T (T是时钟信号的相 位间隔)。其中，(k — y ) <0时，(k - y )是(k + y + n )除以n后 的剩余。在图14中11=8、 a = 135745° = 3, y = 45°/45°=l。 《工作》
接着，参照图15说明图13所示的多相位电平移位系统的工作。 在图15中，各电平移位器的上升延迟量、下降延迟量均是"22.5。"。 (两NMOS晶体管的驱动开始)到时刻tl时，在电平移位器LSO,时钟信号P0上升，NMOS晶 体管Mnl成为驱动状态。此时，由于时钟信号P7为高电平，所以 NMOS晶体管Mn2也成为驱动状态。由此，输出信号Q0的电压值开 始下降。
(输出信号Q3的电压下降/NMOS晶体管的驱动停止) 到时刻t2时，在电平移位器LS3，时钟信号P2上升，NMOS晶 体管Mn2成为驱动状态。接着，到时刻t3时，在电平移位器LS3， 时钟信号P3上升，NMOS晶体管Mnl成为驱动状态。因此，由于两 NMOS晶体管Mnl、 Mn2双方成为驱动状态，因此输出信号Q3的电 压值开始下降。另夕卜，在电平移位器LSO,时钟信号P7上升，NMOS 晶体管Mn2成为非驱动状态。
(PMOS晶体管的驱动开始) 在时刻t3 t4,输出信号Q3成为低电平时，在电平移位器LSO, PMOS晶体管Mpl成为驱动状态。因此，输出信号QO的电压值开始 上升。
(两NMOS晶体管的驱动停止)
到时刻t4时，在电平移位器LSO，时钟信号P0下降，NMOS晶 体管Mnl成为非驱动状态。由此，两NMOS晶体管Mnl、 Mn2双方 成为非驱动状态。
(输出信号Q6的电压下降)
到时刻t5时，在电平移位器LS6，时钟信号P5上升，NMOS晶 体管Mn2成为驱动状态。到时刻t6时，在电平移位器LS6,时钟信 号P6上升，NMOS晶体管Mnl成为驱动状态。由此，两NMOS晶 体管Mnl、 Mn2双方成为驱动状态，输出信号Q6的电压值开始下降。 (输出信号Q3的电压上升)
在时刻t6 t7，输出信号Q6成为低电平时，在电平移位器LS3， PMOS晶体管Mpl成为驱动状态。因此，输出信号Q3的电压值开始上升。
(PMOS晶体管的驱动停止)到时刻t7时，在电平移位器LSO,输出信号Q3是高电平，PMOS 晶体管Mpl成为非驱动状态。另外，时钟信号P7上升，NMOS晶体 管Mn2成为驱动状态。
(两NMOS晶体管的驱动开始)
到时刻t8时，在电平移位器LSO,时钟信号PO上升，NMOS晶 体管Mnl成为驱动状态。因此，两NMOS晶体管Mnl、 Mn2双方成 为驱动状态，输出信号Q0的电压值开始下降。
如此，以电平移位器LSO为例，可知，在时钟信号PO、 P7双方 为高电平的期间内，不会产生输入到电平移位器LSO的输出信号Q3 是低电平的期间。在电平移位器LS1 LS7的各电平移位器中，两个 时钟信号与输出信号的相位关系与电平移位器LSO中的相位关系相 同。即，在电平移位器LS0 LS7的各电平移位器中，PMOS晶体管 Mpl成为驱动状态之前，NMOS晶体管Mnl、 Mn2中至少一方成为 非驱动状态，NMOS晶体管Mnl、Mn2双方成为驱动状态之前，PMOS 晶体管Mpl成为非驱动状态。即，NMOS晶体管Mnl、 Mn2双方驱 动的驱动期间Ton (nn)(电流流出期间)与PMOS晶体管Mpl的 驱动期间Ton (p)(电流供给期间)相互不重复。
在时刻tl等，NMOS晶体管的驱动的跃迁定时与PMOS晶体管 的驱动的3夭迁定时可以同时产生。
《无重叠条件》
在此，参照图16,对在本实施方式的无重叠条件进行说明。在此， 以电平移位器LS(k)、 LS(k + a)、 LS(k+2a)为例进行说明。首先，对以 下计算式中所用的记号进行说明。对于P(k)、 P(k+a)、 P(k+2a)、 Q(k
+ a)、 Q(k+2a)、 丫、 " D(LST)、 Dasp与图4相同。
《时钟信号》 P(k —Y):第(k-Y)相位的时钟信号 《相位关系》
P (k-Y) T<P (k) T< P (k，) 4<P (k)丄< (P (k) t + 360。)
P(k-Y4 = P(k-Y)T + 180。《相位量X、相位量Z》
P (k+a) T - P (k) T = P (k+2a) T — P (k+a) T = X P (k+2a) 丫 - P (k) T=2X
P(k+2a)T-P(k+a) T>0。 =〉 x〉0。
P (k) T< P (k-Y)丄=〉P (k) T< P (k-Y) T + 180。 => Z<180。
作为时钟信号P(k")相对于时钟信号P(k)的相位超前量的相位量 z如上式那样定义。 (晶体管的驱动期间)
在晶体管LS(k)中，在从时钟信号P(k)的上升沿P(k)T到下降沿 P(k4的期间，NMOS晶体管Mnl成为驱动状态。另外，在从时钟信 号P(ki)的上升沿P(k,T到下降沿P(ki4的期间，NMOS晶体管 Mn2成为驱动状态。
根据p(k,T〈 P(k)T,在从时钟信号P(k)的上升沿P(k)T到时钟
信号P(k-7)的下降沿P(kl)丄的期间，时钟信号P(k)、 P(k —7)双方均
是高电平(例如NMOS晶体管的阈值电压以上)，因此，NMOS晶 体管Mnl、 Mn2双方为驱动状态，从输出节点向接地节点流出电流。 因此，为使无重叠条件成立，需要满足以下的(式4-1)和(式 4-2)。
<formula>formula see original document page 36</formula> 式4-l)
<formula>formula see original document page 36</formula> 式4-2)
即，在时钟信号P(k—7)的下降沿P(k，)丄的时间之后(或同时) 产生输出信号Qu+a)的下降沿Q(k+a)|，且在时钟信号P(k)的上升沿 P(k)T的时间之前(或同时)产生输出信号Q(k+a)的上升沿Q(k+a)T。 (输出信号的沿产生定时)
在电平移位器LS(k+a)中，产生时钟信号P(k+a)的上升沿P(k+a)
丁时，输出信号Q(k+a,的电压值开始下降。另外，在产生了输出信号 的下降沿Q(k+2a)i时，输出信号Q(k+a)的电压值开始上升。在电平移位器LS(k + 2a)中，产生时钟信号P(k+2a)的上升沿P(k+2a)T时，输出信
号Q(k+W的电压值开始下降。
在此，若考虑各电平移位器中的下降延迟量、上升延迟量，则输
出信号Q(k+a)的下降沿Q(k+a4、上升沿Q(k+a)T成为(式4- 3)、 (式4-4)那样。
Q(k+a" = P(k+a)T + D(Lsy . . (式4-3)
Q (k+a) T = Q (k+2a)丄+ D(LST)
二P(k+2a)T + D(即十D(即 ..(式4_4) 即，输出信号Q(k+a)的下降沿Q(k + a,丄依存于时钟信号P(k+a)的
上升沿P(k+a4的产生定时，输出信号Q(k+a)T的上升沿依存于时钟信 号P(k+2a)的上升沿P(k + 2a) 丫的产生定时。
(相位量X、相位量Z)
(1) 首先，将(式4-3)代入(式4-1)。 才艮4居P(k-Yd = P(k-Y)T+ 180°,
P(k+a)T-P(k)T = x, P(k)T-P(k-Y)T = z,
(式4 - 1 ) =>P(k—Y)T + 180。￡P(k+a)T + D(LSi) =>P(k + a〃-P(k-Y)，0。-D(即 =〉X + Z21800 - D (即...(式4 - 5 ) 如此，求出(式4-5)。
(2) 接着，将(式4-4)代入(式4-2)。
才艮才居P(k+2a)T—P(k)T-2X， (式4- 2) =〉 P (k+2a) T + D (Ls丄)十D(LS丁)
=> P (k + 2a) T - P (k) T^360° - D (LSi) _ D (LST) =>2X，0o-D(即-D(LST)
=>X^180o- ( 1/2) -(D(即+D(LST))...(式4 - 6) 如此，求出(式4 - 6)。
(3) 接着，求出相位量X。在此，根据(式4-6) 、 X〉0。，
0。<X^180°- (1/2) . (D(Lsp +D(LST) ) ■..(式4_7) 根据Das丄)、DasT)〉0。，(式4-7) =>0。<X<180°...(式4-8) 如此，求出(式4 —7)、(式4-8)。
(4)接着，求出相位量Z。在此，根据(式4-5) 、 Z<180°， 180o-D(Ls丄)-X必1800...(式4-9) 根据D(Ls丄)〉0。， X>0°， Z>0°， (式4-9) =〉 180o-X<Z<180o
=> 0。<Z<180。...(式4 - 10) 如此，求出(式4-9)、(式4-10)。
(5 )如上所述，若相位量X满足(式4 - 7 )、且相位量Y满足 (式4-9)，则能够使无重叠条件成立。相位量X的可取范围是(式 4-8),相位量Z的可取范围是(式4-10)。即，相位量X的可取 范围、相位量Z的可取范围根据各电平移位器的下降延迟量、上升延 迟量而变化，但能够使无重叠条件成立的相位量X存在于(式4-8) 所示的范围内，相位量Z存在于(式4-10)所示的范围内。
《效果》
如上所述，在各电平移位器中，由于能够消除电流流出期间与电 流供给期间的重复，因此，能够抑制产生直通电流。由此，能够减少 各电平移位器中的耗电。
由于电流流出期间和电流供给期间实质上不重复，因此能够减小 各电平移位器中的延迟量。由此，能够提高输出信号相对于时钟信号 的相位精度。
通常，由于时钟信号的振幅小于输出信号的振幅，因此为了对 NMOS晶体管充放电所需要的电力(充放电电力)小于对PMOS晶 体管充放电所需要的电力。即，图13所示的电平移位器中的充放电 电力小于图9所示的电平移位器中的充放电电力。因此，在本实施方 式中，能够比图9所示的多相位电平移位系统更减少耗电。
在各电平移位器中，分别供给NMOS晶体管Mnl、 Mn2的时钟 信号可以供给其他NMOS晶体管。例如在电平移位器LSO中，时钟 信号P7可以供给NMOS晶体管Mnl的栅极，时钟信号PO可以供给NMOS晶体管Mn2的栅极。 (第五实施方式) 《结构》
图17表示本发明第五实施方式的多相位电平移位系统的整体结 构。该系统中，电平移位器LS0 LS7除了图1所示的PMOS晶体管 Mpl、 NMOS晶体管Mnl之外，还分别包括电阻元件RR。
在电平移位器LS0 LS7的各电平移位器中，电阻元件RR连接 在其电平移位器的输出节点(晶体管Mnl、 Mpl的连接点)、与相对 于供给该电平移位器的NMOS晶体管Mnl的栅极的时钟信号的相位 延迟量为相位量T(相位间隔)的时钟信号对应的电平移位器的输出 节点之间。在图17中，T = 45°， X=135。。
即，在图17所示的多相位电平移位系统中，电平移位器LS0 LS7的各输出节点由电阻网络连接。 《电阻网络》
图18表示图17所示的电平移位器LS0 LS7的各电平移位器中 的、供给NMOS晶体管Mnl的时钟信号、供给PMOS晶体管Mpl 的输出信号、与经电阻元件RR而同输出节点连接的输出信号的相位 关系。
在与第k相的时钟信号P(k)对应的电平移位器LS(k,中，电阻元 件RR的一端与电平移位器LS(k)的输出节点连接，电阻元件RR的 另一端与电平移位器LS(k+1)的输出节点连接。电平移位器LS(k+u接 收与供给电平移位器LS(k)的时钟信号P(k)相比相位延迟了相位量T 的时钟信号P(k+1)。在此，(k+l)>(n-l)时，(k+l)是(k 十l)除以n后的剩余。在图18中n-8、 T=45。， a = 135。/45。 = 3。 《工作》
接着，说明图17所示的多相位电平移位系统的工作。由于基本 工作与图1所示的多相位电平移位系统相同，因此参照图3进行说明。
例如，在时刻t4，输出信号QO、 Ql、 Q2中任一个都处于从低电 平向高电平跃迁的跃迁过程。在此，在电平移位器LS1中产生器件噪声、器件偏差等，则有可能输出信号Ql的电压值、通过速率产生变
动，输出信号Ql的相位偏离输出信号Q0的相位和输出信号Q2的相 位的中心。在图17所示的多相位电平移位系统中，电平移位器LS0 的输出节点经电阻元件RR而与电平移位器LSI的输出节点连接，且 电平移位器L S1的输出节点经电阻元件RR而与电平移位器L S 2的输 出节点连接，因此，电平移位器LSI的输出节点处的电压变动(即输 出信号Q1的电压变动)受到抑制。
如此，即使在电平移位器LS(w产生噪声、偏差，也会由相邻相 位插补电平移位器LS(k)的输出信号Q(k)的相位，因此可抑制相位精 度变差。
《效果》
如上所述，由于由相邻相位插补各电平移位器的输出信号的相位 偏差，因此能够进一步提高输出信号的相位精度。
本实施方式的电阻网络不仅适用于第一实施方式，也可适用于第 二、第三和第四实施方式。
如图19所示，电阻网络可适用于其他多相位电平移位系统。图 19所示的多相位电平移位系统包括与时钟信号P0 ~ P7对应的电平移 位器LS50 ~ LS57、与电平移位器LS50 ~ LS57对应的电阻元件RR0 ~ RR7。电平移位器LS50 LS57分别对与其电平移位器对应的时钟信 号进行电压转换，从输出节点输出具有与该时钟信号对应的相位的输 出信号。即，输出信号Q0 Q7的相位间隔与时钟信号P0 P7的相 位间隔(相位量-3607n)相等。电平移位器LS50-LS57的各自结 构例如可以是如图22和图24那样的结构，也可以是其他结构。电阻 元件RR0 RR7分别连接在与其电阻元件对应的电平移位器的输出 节点、与同该电平移位器相邻相位的电平移位器(与相对于该电平移 位器所对应的时钟信号的相位延迟量为相位量T(相位间隔)的时钟 信号对应的电平移位器)的输出节点之间。在图19中，n=8, T = 45°. 通过如此构成，由相邻相位插补各电平移位器中的输出信号的相位偏 差，从而能够进一步提高输出信号的相位精度。(其他实施方式) 在以上的各实施方式中，对8个时钟信号(即8相时钟信号)进
行了说明，但也可适用于8相以外的偶数相时钟信号。时钟信号的相
数越多，则可选择作为时钟信号P(k+a)、 P(k+P)、 P(k，,的时钟信号
的数量越多。例如在(式l-5)、(式1-6)、(式l-8)中，才艮 据X=T a U是整数)，
(式1-5) =〉 (1/T) ( 180°-D(LSi) ) Sa
(式1-6)》aS(l/T) (180。- (1/2) (D(即+D(LST)))
(式1 - 8) =〉0o<a<180o/T
即，时钟信号的相位数越多，时钟信号的相位间隔(相位量T)
越小，可选择作为时钟信号P(k+a)的时钟信号的数量越多，因此，能 够容易构成多相位电平移位系统。
在各实施方式的多相位电平移位系统中，不仅可适用于偶数个的 时钟信号(即偶数相时钟信号)，还可适用于奇数个的时钟信号(即 奇数相时钟信号)。适用于奇数相时钟信号时，在以往的结构中，对
于一个时钟信号需要一个由4个晶体管构成的电平移位器，但在各实 施方式的多相位电平移位系统中，电平移位器分别由两个或三个晶体 管构成，因此可比以往减小电路规模。
对于输出信号的上升沿、下降沿的相位，例如可以将输出信号达 到阈值电压AVt (或低电平)时的定时(即PMOS晶体管从非驱动状 态成为驱动状态时的定时)作为输出信号的上升沿的相位，也可以将 输出信号达到阈值电压八Vt (或低电平)时的定时(即PMOS晶体管 从驱动状态成为非驱动状态时的定时)作为输出信号的下降沿的相 位。
工业实用性
如上所述，本发明的多相位电平移位系统，能够抑制产生电平移 位器中的直通电流，因此作为对多相位的时钟信号进行电压转换的系 统等是有用的。
权利要求
1. 一种多相位电平移位系统，对彼此周期相等且彼此的相位间隔为相位量T的n个时钟信号的输出电压进行电压转换，其中T＝360°/n，n为3以上的整数，其特征在于包括一对一地与上述n个时钟信号对应的n个电平移位器，上述n个电平移位器分别包括第一NMOS晶体管和第一PMOS晶体管，上述n个电平移位器各自所包含的第一NMOS晶体管连接在该电平移位器的用于输出输出信号的输出节点与接地节点之间，该第一NMOS晶体管的栅极接收与该电平移位器对应的时钟信号，上述n个电平移位器各自所包含的第一PMOS晶体管连接在上述输出节点与电源节点之间，该第一PMOS晶体管的栅极接收来自与该电平移位器不同的其他电平移位器的输出信号，供给上述n个电平移位器各自所包含的第一PMOS晶体管的栅极的输出信号，是来自接收相对于供给该电平移位器所包含的第一NMOS晶体管的栅极的时钟信号的相位延迟量为相位量X的时钟信号的电平移位器的输出信号，其中0°<X<180°，上述n个电平移位器的各自的相位量X彼此相等。
2. 根据权利要求1所述的多相位电平移位系统，其特征在于上述n个电平移位器还分别包括使该电平移位器的输出延迟的延 迟元件，上述n个电平移位器各自的下降延迟量是相位量LSf，该电平移 位器的上升延迟量是相位量LSr,上述n个电平移位器各自所包含的延迟元件的下降延迟量DDf是 DDf^l80°-LSf-X,该延迟元件的上升延迟量DDr是DDi^l80° - LSr - X。
3. 根据权利要求2所述的多相位电平移位系统，其特征在于 上述n个电平移位器各自所包含的延迟元件的下降延迟量DDf大于该延迟元件的上升延迟量DDr。
4. 根据权利要求1或3所述的多相位电平移位系统，其特征在于 供给上述n个电平移位器各自所包含的第一 PMOS晶体管的栅极的输出信号的下降沿，在时间上是在供给该电平移位器所包含的第一 NMOS晶体管的栅极的时钟信号的下降沿之后产生或同时产生；供给 该第一 PMOS晶体管的栅极的输出信号的上升沿，在时间上是在该时 钟信号的上升沿之前产生或同时产生。
5. 根据权利要求1所述的多相位电平移位系统，其特征在于 上述n个电平移位器还分别包括第二 PMOS晶体管， 上述n个电平移位器各自所包含的第二PMOS晶体管在上述电源节点与上述输出节点之间与该电平移位器所包含的第一 PMOS晶体 管串联连接，该第二 PMOS晶体管的栅极接收来自与该电平移位器不 同的其他电平移位器的输出信号，供给上述n个电平移位器各自的第二PMOS晶体管的栅极的输出 信号，是来自与相对于供给该电平移位器所包含的第一 NMOS晶体 管的时钟信号的相位延迟量为相位量Y的时钟信号对应的电平移位 器的输出信号，其中X<Y<360°_X，上述n个电平移位器各自的相位量Y彼此相等。
6. 根据权利要求5所述的多相位电平移位系统，其特征在于 供给上述n个电平移位器各自所包含的第二PMOS晶体管的栅极的输出信号的下降沿，在时间上是在供给该电平移位器所包含的第一 NMOS晶体管的时钟信号的下降沿之后产生或同时产生；供给该电平 移位器所包含的第一 PMO S晶体管的栅极的输出信号的上升沿，在时 间上是在该时钟信号的上升沿之前产生或同时产生。
7. 根据权利要求1所述的多相位电平移位系统，其特征在于 上述n个电平移位器还分别包括第二 NMOS晶体管， 上述n个电平移位器各自所包含的第二NMOS晶体管在上述接地节点与上述输出节点之间与该电平移位器所包含的第一 NMOS晶体 管一起串联连接，该第二 NMOS晶体管的栅极接收与供给该第一NMOS晶体管的时钟信号不同的时钟信号，供给上述n个电平移位器各自所包含的第二 NMOS晶体管的输出 信号，其相对于供给该电平移位器所包含的第一 NMOS晶体管的栅 极的时钟信号的相位超前量为相位量Z，其中0°<Z<180。，上述n个电平移位器各自的相位量Z彼此相等。
8. 根据权利要求7所述的多相位电平移位系统，其特征在于 供给上述n个电平移位器各自所包含的第一 PMOS晶体管的栅极的输出信号的下降沿，在时间上是在供给该电平移位器所包含的第二 NMOS晶体管的栅极的时钟信号的下降沿之后产生或同时产生；供给 该第一 PMOS晶体管的栅极的输出信号的上升沿，在时间上是在供给 该电平移位器所包含的第一 NMOS晶体管的栅极的时钟信号的上升 沿之前产生或同时产生。
9. 根据权利要求1、 2、 5、 7中任一项所述的多相位电平移位系 统，其特征在于上述n个电平移位器还分别包括电阻元件，上述n个电平移位器各自所包含的电阻元件的一端连接在该电平 移位器的输出节点，该电阻元件的另一端连接在与该电平移位器不同 的电平移位器的输出节点上，与上述n个电平移位器各自所包含的电阻元件的另 一端连接的输 出节点，是与相对于该电平移位器所对应的时钟信号的相位延迟量为 相位量T的时钟信号对应的电平移位器的输出节点。
10. —种多相位电平移位系统，对;波此周期相等且彼此的相位间 隔为相位量T的n个时钟信号的输出电压进行电压转换，其中T = 360。/n, n为3以上的整tt，其特;f正在于包括一对一地与上述n个时钟信号对应的n个电平移位器、和一 对一地与上述n个电平移位器对应的n个电阻元件，上述n个电平移位器分别通过对该电平移位器所对应的时钟信号 进行电压转换而生成与该时钟信号对应的输出信号，并从输出节点输 出该输出信号，上述n个电阻元件各自的一端连接在与该电阻元件对应的电平移 位器的输出节点上，该电阻元件的另 一端连接在与该电阻元件所对应 的电平移位器不同的电平移位器的输出节点上，与上述n个电阻元件各自的另 一端连接的输出节点，是与相对于 连接在该电阻元件一端上的电平移位器所对应的时钟信号的相位延 迟量为相位量T的时钟信号对应的电平移位器的输出节点。
全文摘要
n个电平移位器(LS0～LS7)分别包括接收n个时钟信号(P0～P7)中任一信号的第一NMOS晶体管(Mn1)和接收来自其他电平移位器的输出信号的第一PMOS晶体管(Mp1)。供给电平移位器(LS0～LS7)各自所包含的PMOS晶体管(Mp1)的输出信号来自接收相对于供给该电平移位器所包含的NMOS晶体管(Mn1)的时钟信号的相位延迟量为相位量X(0°＜X＜180°)的时钟信号的电平移位器。n个电平移位器(LS0～LS7)的各自的相位量X彼此相等。
文档编号H03K5/15GK101438497SQ200780016130
公开日2009年5月20日 申请日期2007年6月15日 优先权日2006年11月17日
发明者崎山史郎, 德永祐介, 松本秋宪, 森江隆史, 道正志郎 申请人:松下电器产业株式会社