自动增益控制的制作方法

专利名称：自动增益控制的制作方法
技术领域：
概括地说，本发明涉及通信，具体地说，本发明涉及用于自动增益控 制的数字增益的高效计算。
背景技术：
在无线通信系统中，发射机通常对数据进行处理(例如，编码和调制) 并生成更适于传输的射频(RF)调制信号。随后，发射机通过无线信道将 RF调制信号发送到接收机。由于信道响应，无线信道使得所发送的信号失 真，由于噪声和干扰，还使得信号劣化。
接收机接收发送来的信号，调节所接收到的信号来获得基带信号，通 过对基带信号进行数字化来获得采样，然后再处理这些数字化信号。由于 各种信道传播现象(比如，衰落和遮蔽)，接收到的信号的电平可能在很宽 范围内变化。因此，接收机一般通过执行自动增益控制(AGC)将基带信 号电平维持在可接受的范围内。AGC试图避免用于对基带信号进行数字化 的模数转换器(ADC)的削波和接收机电路的饱和问题。
在AGC中， 一般利用可变增益放大器(VGA)来维持恒定的信号幅 度。这样的VGA可实现成模拟可变增益放大器(AVGA)或数字可变增益 放大器(DVGA)。
使用AVGA包括很多缺点，其中有用于维持分贝(dB)线性增益 控制特性所需要的复杂电路、温度补偿和相当可观的功耗。
DVGA克服了 AVGA的许多缺点。但是，AGC数字增益的计算和应用是很复杂的。
因此，本领域需要这样的技术使得在无线接收机中，以一种高效、 低成本的方式实现AGC数字增益的计算。

发明内容
本申请描述了高效计算自动增益控制的数字增益的技术。
在一些方面，AGC数字增益的计算是通过具有模数转换器(ADC) 和数字可变增益放大器(DVGA)的装置来实现的。DVGA用于从ADC接 收数字信号，DVGA拥有一个根据ADC输出的数字信号的功率、利用以n 为底的对数计算增益的处理器，处理器还对数字信号应用增益。以n为底 的对数可以是以2为底的对数。处理器还可通过在分别的运算中计算功率 的首数和功率的尾数、利用以n为底的对数计算增益。处理器可将计算所 得的功率的首数和计算所得的功率的尾数相加地进行合并，形成增益。处 理器可通过比较数字信号的首数与参考功率的首数，计算功率的首数。处 理器可通过比较数字信号的尾数与参考功率的尾数，计算功率的尾数。
在其他方面，AGC数字增益的计算可通过与模数转换器(ADC)相 耦接的数字可变增益放大器(DVGA)来实现。DVGA从ADC接收数字信 号，根据ADC输出的数字信号的功率、利用以n为底的对数计算增益，并 对数字信号应用增益。以n为底的对数可以是以2为底的对数。DVGA还 可通过在分别的运算中计算功率的首数和功率的尾数、利用以n为底的对 数计算增益。DVGA可将计算所得的功率的首数和计算所得的功率的尾数 相加地进行合并，形成增益。DVGA可通过比较数字信号的首数与参考功 率的首数，计算功率的首数。DVGA可通过比较数字信号的尾数与参考功 率的尾数，计算功率的尾数。
还是在其他方面，通过一种方法实现AGC数字增益的计算，该方法 包括提供模数转换器(ADC)，提供用于从ADC接收数字信号的数字可 变增益放大器(DVGA)，根据ADC输出的数字信号的功率、利用以n为 底的对数计算增益，对数字信号应用增益。以n为底的对数可以是以2为 底的对数。利用以n为底的对数计算增益的方法可包括在分别的运算中 计算功率的首数和功率的尾数。可将计算所得的功率的首数和计算所得的功率的尾数相加地进行合并，形成增益。通过比较数字信号的首数与参考 功率的首数，可计算功率的首数。通过比较数字信号的尾数与参考功率的 尾数，可计算功率的尾数。
在某些方面，通过一种处理系统可以实现AGC数字增益的计算，该 处理系统包括提供模数转换器(ADC)的模块，提供用于从ADC接收数 字信号的数字可变增益放大器(DVGA)的模块，根据ADC输出的数字信 号的功率、利用以n为底的对数计算增益的模块，以及对数字信号应用增 益的模块。以n为底的对数可以是以2为底的对数。处理系统还可包括通 过在分别的运算中计算功率的首数和功率的尾数、利用以n为底的对数计 算增益的模块。处理系统还可包括将计算所得的功率的首数和计算所得的 功率的尾数相加地进行合并从而形成增益的模块。处理系统还可包括通过 比较数字信号的首数与参考功率的首数来计算功率的首数的模块。处理系 统还可包括通过比较数字信号的尾数与参考功率的尾数来计算功率的尾数 的模块。
在其他方面，通过包含一组指令的计算机可读存储介质可以实现 AGC数字增益的计算，DVGA处理器依照这些指令实现数字增益计算的方 法，这些指令包括从ADC接收数字信号的例程，根据ADC输出的数字 信号的功率、利用以n为底的对数计算增益的例程，对数字信号应用增益 的例程。以n为底的对数可以是以2为底的对数。DVGA处理器可通过在 分别的运算中计算功率的首数和功率的尾数、利用以n为底的对数计算增 益。DVGA处理器可将计算所得的功率的首数和计算所得的功率的尾数相 加地进行合并，形成增益。DVGA处理器可通过比较数字信号的首数与参 考功率的首数，计算功率的首数。DVGA处理器可通过比较数字信号的尾 数与参考功率的尾数，计算功率的尾数。
下文进一步详细说明本发明的各方面和实施例。


图1是发射机和接收机的模块图2是接收机单元和AGC单元的模块图3是AGC所用DVGA的模块图；图4是能量估计单元的模块图； 图5是对数误差信号生成单元的模块图； 图6是应用数字增益的电路的模块图； 图7是AGC所用DVGA的模块图。
具体实施例方式
本申请中使用的"示例性的" 一词意味着"用作例子、例证或说明"。 本申请中作为"示例性的"描述的任何实施例或设计方案不应被解释为比 其它实施例或设计方案更优选或更具优势。
本申请中所描述的AGC技术可应用于不同的无线通信系统，比如， 蜂窝系统、广播系统、无线局域网(WLAN)系统，等等。蜂窝系统可以 是码分多址(CDMA)系统、时分多址(TDMA)系统、频分多址(FDMA) 系统、正交频分复用(OFDMA)系统、单载波FDMA (SC-FDMA),等等。 广播系统可以是MediaFLO系统、数字视频广播-手持(DVB-H)系统、综 合服务数字广播-地面电视广播(ISDB-T)系统，等等。WLAN系统可以是 IEEE 802.11系统、Wi-Fi系统，等等。这些不同的系统已为本领域技术人 员所熟知。
本申请中所描述的AGC技术可用于单子载波的系统，也可用于多子 载波的系统。通过OFDM、 SC-FDMA或其他调制技术可获得多个子载波。 OFDM和SC-FDMA将频带(比如，系统带宽)划分成多个正交的子载波
(还叫做音调、频点，等等)。每一个子载波上均可调制数据。通常来说， 如使用OFDM，则在频域的子载波上发送调制符号，如使用SC-FDMA，则 在时域的子载波上发送调制符号。例如MediaFLO、 DVB-H和ISDB-T广播 系统、正EE 802.11a/g WLAN系统以及一些蜂窝系统的各种系统都使用了 OFDM。下文描述了使用OFDM的广播系统(比如，MediaFLO系统)中 的AGC技术的一些方面和实施例。
本申请中所描述的模块图可利用实现计算逻辑的任何已知的方法来 实现。实现计算逻辑的方法的例子包括现场可编程门阵列(FPGA)、专 用集成电路(ASIC)、复杂可编程逻辑器件(CPLD)、集成光电路(IOC)、 微处理器，等等。图1给出了无线通信系统100中发射机110和接收机150的模块图。 发射机110可以是基站的一部分，接收机150可以是终端的一部分。反之， 发射机110也可以是终端的一部分，接收机150也可以是基站的一部分。 基站(也可称作基站收发系统(BTS)、接入点、节点B，等等)通常是一 个固定的站点。终端(也可称作移动站、用户设备、移动设备，等等)可 以固定，也可以移动。终端可以是蜂窝电话、个人数字助理(PDA)、无线 调制解调器、无线通信设备、手持设备、用户单元，等等。
在发射机IIO，发射(TX)数据和导频处理器120对业务数据进行处 理(例如，编码、交织和符号映射)，由此生成数据符号。处理器120还生 成导频符号。在本申请所使用的术语中，数据符号是数据的调制符号，导 频符号是导频的调制符号，所谓的调制符号是信号星图中的点的复数值， 例如，对于PSK或QAM而言。调制器130对数据符号和导频符号进行复 用，对复用后的数据和导频符号进行OFDM调制，从而生成OFDM符号。 发射机单元(TMTR) 132对OFDM符号进行处理(例如，变换成模拟、 放大、滤波和上变频)，然后生成通过天线134发射的调制信号。
在接收机150，天线152从发射机110接收调制信号，并向接收机单 元(RCVR) 160提供接收到的信号。接收机单元160对接收到的信号进行 处理(例如，滤波、放大和下变频)，获得基带信号并进一步将其数字化， 从而得到输入采样。AGC单元170执行自动增益控制，对接收机单元160 的增益进行调节直至合适，将输入采样与可变数字增益相乘，从而提供具 有期望平均功率的输出采样。解调器172对输出采样进行OFDM解调，提 供数据符号估值，数据符号估值是对发射机110发送的数据符号的估值。 接收(RX)数据处理器174对数据符号估值进行处理(例如，符号解映射、 解交织和解码)，从而提供解码数据。 一般而言，接收机150的处理与发射 机110的处理过程是互补的。
控制器/处理器140和180分别控制发射机110和接收机150的各个 处理单元的操作。存储器142和182分别存储发射机110以及接收机150 的程序代码和数据。
图2给出了接收机单元160的实施例的模块图。在接收机单元160中， 低噪放大器(LNA) 210对从天线单元152接收到的信号进行固定增益或可变增益的放大，从而提供放大信号。混频器212使用本地振荡器(LO)信号对放大的信号进行下变频处理，由此提供基带信号。混频器212还可使用固定增益或可变增益对其输入信号和/或输出信号进行放大。混频器212可实现对接收信号进行多级下变频的超外差结构，例如，从射频(RF)到中频(IF)，然后从IF到基带。混频器212还可实现直接到基带的结构，亦即将接收信号直接(在一级中)由RF下变频到基带的零中频(ZIF)结构。ADC220对基带信号进行数字化，向AGC单元170提供输入釆样KO，其中A:是采样周期的序号，ADC220可以是西格玛-德耳塔ADC (SAADC)、逐次逼近ADC或某种其他类型的ADC。输入采样通常是具有同相(I)和正交(Q)分量的复值采样。
为简单起见，图2仅仅给出了可用于接收机单元的电路模块中的一部分。 一般而言，接收机单元可包括一级或多级放大器、滤波器、混频器等等。例如，可在混频器212之前放置带通滤波器，而在混频器212之后放置低通滤波器。接收机单元还可包括任意数量的具有可变增益的电路模块，这些电路模块可以置于接收路径中的任意位置。例如，LNA210和/或混频器212可具有可变增益。
接收到的信号电平的变化范围可能很宽，例如，从-98dBm到-20dBm。各类信道传播现象(比如，衰落和遮蔽)可能造成较宽的接收动态范围。接收到的信号还可能包括干扰信号(或称"人为干扰")，故其幅度也许会远远大于预期信号。在以下描述中，术语"功率"、"能量"、"信号电平"和"信号强度"可交换使用，并都指代信号的幅度。
可用AGC来解决接收到的信号动态范围较宽的问题，从而将基带信号的电平维持在适合ADC的范围内，并提供平均功率大致恒定的输出采样。AGC的设计取决于多方面的因素，比如，接收信号的动态范围(或称接收动态范围)、ADC的输入动态范围(或称ADC输入动态范围)、接收机单元中模拟增益变化的方式，等等。例如，接收动态范围和ADC输入动态范围可确定接收机单元所需的模拟增益的范围和用于不同接收信号电平的具体模拟增益。
在某一方面，AGC可利用模拟增益和数字增益来实现，模拟增益以粗略的离散步长变化，数字增益连续地或以精细的步长变化。模拟域中的离散增益步长可简化接收机单元的设计，降低成本。连续的数字增益则可 利用数字电路以高性价比的方式来实现。
为了清晰起见，下文描述了接收机单元160和AGC单元170的具体 实施例。在这一实施例中，AGC有四种状态。AGC状态亦可称作增益状态、 AGC增益状态、接收机状态、增益模式，等等。每种AGC状态对应一个 特定的模拟增益。在任一特定时刻，AGC工作在四种状态的其中之一下。 根据接收到的信号电平选择AGC状态。接收机单元160使用与所选AGC 状态相对应的模拟增益进行工作。
图3更为详细地给出了 AGC单元170中AGC/DVGA反馈环路300 的模块图。在某些实施例中，这一实现方案使用了一个或多个高效的逻辑 元件，由所接收信号的功率测量值来计算对数误差信号，由所要应用的增 益的对数估计来计算数字增益。
首先，通过模数转换器304 (A/D或ADC)接收模拟信号302，并将 模拟信号302转换成相应的离散数字表示306 (数字信号)。通常，ADC是 将模拟输入电压转换成数字数值的电子设备。可进一步按预期对数字输出 进行处理。在当前的这种实现方案中，数字信号供后面相关联的解调器环 节(例如，FFT)和接收机使用。
数字表示306将模拟信号表示为I/Q采样，此外还针对数字增益进行 处理它。通常，即使在其他的实施例中针对模拟增益对模拟信号302进行 了校正，但模拟增益校正并非是必需的。图中描述了产生双通道数字输出 306的双通道(例如，左和右)模拟输入302a、 302b。同样的原理可适用 于任何数量的通道。
接下来，数字增益校正单元308对数字信号306进行接收，根据参考 功率来确定应用于信号306的正确数字增益326，并应用合适的数字功率校 正。将数字校正信号310发送到相关联的解调器环节和接收机350。
如果信号具有恒定的功率，则解调器环节和接收机350能够更高效地
处理信号。由于功率偏差过大会造成明显的低效处理，所以通过精确的增 益控制能够克服许多低效问题。为了更精确地校准增益，将数字校正信号 310发送到反馈环路340，反馈环路340对所用的数字增益校正326进行调 整。在某些实施例中，也可使用前馈环路。首先，在反馈环路中，除了解调器环节和接收机350外，还将校正信号310发送到能量估计模块312。能量估计模块312产生测量功率314 (即接收信号功率)，将其输入到对数误差信号生成单元316。对数误差信号生成单元316使用测量功率314和参考功率来确定误差信号318。误差信号318描述了测量功率314和参考功率(ref.)之间的差值。
然后，DVGA环路更新单元320使用误差信号318和AGC环路增益来确定累加器值322。累加器值322简化了增益确定逻辑324，并提供了确定DVGA增益326在某一固定动态范围内的分布情况的灵活性。数字增益和移位发生单元324(DGSG)使用累加器值322来为数字增益校正单元324确定合适的数字增益326和数字移位328，从而结束反馈环路340。
数字增益校正因子的计算量很大，且计算很低效。因为DVGA经常处理实时的流信息，所以数字增益校正不能造成太大的信息延迟。克服延迟的方法包括给每个单元的处理加入功能更强的处理器，或更高效地实现每个单元。
计算负载的一个重要来源是对数误差信号生成单元316。尽管使用对数误差信号的方法比DVGA不使用对数的方法已经有所改进，但是，举个例子来说，对数计算比加法运算需要明显要多的处理器时钟周期。此外，当信号比特长度增加时，对数计算资源需求也会增加。如果使用查找表(LUT)进行对数计算，则LUT的大小会随比特长度的增加而增加。如果直接计算对数，那么，随着比特长度的增加，处理器时钟周期的数量也需要增加。
图4给出了能量估计模块312的定点实现方案。对数误差信号生成单元316计算测量功率314的误差信号，其中测量功率314由能量估计模块312产生。
在这一图例中，利用以下方程(方程1)，能量估计模块312对窗长为L的接收采样310的能量进行计算。五"ergyEsfcS口/e表示通过定点实现方案来确定的比例因子。
1 "模块312转储每A^^个采样。在剩余的采样当中，通道功率进行合并。对每L个采样，I和Q部分首先进行平方及求和(电路402)，以产生WW2。通过在窗长L上对和值进行调整(Rnd (舍入)和Sat (饱和))和相加(电路404)来产生能量估计(￡"e^>;￡w)。这样就产生了用于对数误差信号生成单元316的能量估计。图例所示的方法包括使用每一采样的功率的游程平均值，或计算采样绝对值的均值，然后将绝对值的均值与采样的平方的均值相关联。其他能量计算方法也在本发明的保护范围之内。
图4是可以如何实现能量累加模块的图例。能量累加模块的其他实现方案也在本发明的保护范围之内。例如，其他实现方案包括使用运算放大器、集成电路、ASIC或FPGA。
图5示出了误差信号的高效计算(和计算的逻辑)及其实现方案。由测量功率和参考功率来生成对数误差信号。可直接将对数误差信号计算成测量功率的l0gu)和参考功率的l0gH)之差。但是，正如下文所述，采用log2确定差值更高效。
用^^表示要生成的误差信号，其中"^是接收信号功率与参考功率
之差。在这些实施例中，为了更高效地实现，使用1og2运算计算误差，如
以下方程(方程组2)所示。
￡ 、
e(")-e(")+e2(") (2)e, (") = [cA離fm^氛,)-c/iarac,mWcdw)] 2'邻扁，
e2 (") = [mcm"咖(J^ )-则""咖d。屮)]2'。"，加戸
误差信号的计算分两步执行，亦即首数(characteristic)差值e;fh」和尾数(mantissa)差值^(^的计算。 一个数的对数可分成两部分由小数点以左部分(整数部分)组成的指数或首数，以及由小数点以右部分(小数部分)组成的尾数。例如，2.6742的首数是2，尾数是.6742。
由于使用了以2为底的对数，所以，通过计算方程3所示的中零最高有效位(MSB)的数量，即可直接获得对数(以2为底的)的首数。在方程3中，K表示五m^"^的比特宽度。
c/wra"mWc(f肺咖^)=(《-#o/0MSSy /" ^ e。ram/ -1) (3)利用查找表(LUT)可获得尾数。由于尾数的值介于O到l之间，所以通过相对较小的查找表能够很快获得对数。需要注意的是，对数可以任意数为底，因为改变对数的底等同于与一个常数相乘。
举个例子来说明，为了确定log2110.1110，请注意小数点左边有三位，小数点右边有四位。左边的三位表明对数值的整数部分(首数)介于2和3之间。使用査找表(尾数LUT)查找对数值的小数部分(尾数)。
在一些实施例中，可推导出尾数LUT，具体实现如下所示(方程组4):
mgawrgf/一 J 121。gLUTAddrprcc
2 c/j。/"。c/em〃c
附""to(U2一—啦=log,log縱虽] (4)
_广 ,i^ T TrrA^u^人 、
2 logLUTDatapra
iog腿ddr
、1V52 L 2logLUTAddrPrec J 乂
"/og丄C/ra^^"是对数查找表中的LUT地址(索弓l )，"/0g丄LTJ^/;7^c"是地址的精度，"/og丄t/n^to/ wc"是数据的精度。
使用这种方法，可实现并获得方程组2中的误差信号，如下所示(方程组5)。
其中，
<formula>formula see original document page 16</formula>
电路逻辑的一个实施例500可如图5所示来实现。对数误差信号生成电路500通过e;W路径502计算首数，通过e/"j路径504计算尾数。将^f^和e2(^进行合并，调整其和值，以使之符合DVGA环路更新单元320所需的规格参数。
图5是可以如何实现对数误差信号生成模块316的图例500。模块的其他实现也在本发明的保护范围之内。例如，其他实现可包括使用运算放大器、集成电路、ASIC或FPGA。
再参看图3,在对数误差信号生成单元316确定出合适的误差信号之后，环路更新单元320接收误差信号318和AGC环路增益，并更新DVGA环路。在环路更新单元320内，误差信号与AGC环路增益相乘。误差信号与环路增益相乘，并通过执行更新将其结果进行累加。将AGC环路累加器值进行初始化，可简化增益确定逻辑，还可灵活确定固定动态范围内的DVGA增益分布。
在环路更新320之后，将输出结果存储在累加器中，首数和尾数分开存储。由累加器值可高效地进行DVGA增益的计算，如下所示(方程组6)。需要注意的是，由于将累加器值存储在对数域，所以，平方根的计算被简化成除以2然后是LUT表查找。
其中/rac(;c) = jc - / ooKW，小数部分
定义 (6)
DFGJ編f = 2/r。c(rf("V2) -1G = (1 + D賄編f Gch.").2W
环路累加器中首数的比特数X确定了 DVGA的整个动态范围-
f^力f20fogW2"。 Jcr6 侨"控制着放大和衰减之间的动态范围划分。给定一个AcQ拆W值，则增益的可能最大值和最小值是(2^，"，2"^贞")，其中W1。
对输入采样应用移位操作，将移位后的输出结果发送回数字增益校正单元308。
利用LUT获取增益。将累加器的最低有效位舍入并用作查找表地址，这里所说的査找表存储了增益査找表的值。由于使用log2对数，故可使用后面跟随有乘法器的移位器来应用数字增益。
图6示出了应用数字增益逻辑的一个实现方案550。 R础和Ls础分别表示右移位和左移位。模块应用的全部增益的数学表达式为Gm'"丄6T[!'] = raMm/((2'f滋1^ — l).(l Gaz'wiLTZ^toPrec》
图7详细给出了 AGC单元170的AGC/DVGA反馈环路600的另一个举例说明性实现方案的模块图设计。通过图7所示的模块能够实现图3所示的组件。这些模块间的信息流与图3类似，在图4、 5、 6中均有描述。作为一个模块化实现方案600，处理系统包括将模拟信号转换为数字信号的模块(ADCM) 602;对数字可变增益信号进行放大的模块604，用于从 ADCM接收数字信号；根据从ADCM输出的数字信号的功率、利用以2为 底的对数计算增益的模块606;对数字信号应用增益的模块608。这些模块 602、 604、 606、 608中的每一个模块均可利用单一模块来实现，也可利用 多个子模块来实现。
在一些实施例中，利用以2为底的对数计算增益的计算模块在分别的 运算中对功率的首数和尾数进行计算。计算模块可将计算所得的功率的首 数和尾数相加地进行合并，形成增益。具体而言，可通过比较数字信号的 首数与参考功率的首数，计算功率的首数。也可通过比较数字信号的尾数 与参考功率的尾数，计算功率的尾数。
本申请所描述的DVGA处理技术可通过不同的方法来实现。例如， 可用硬件、固件、软件或其组合来实现这些技术。对于硬件实现而言，用 于执行DVGA的处理单元可以实现在一个或多个专用集成电路(ASIC)、 数字信号处理器(DSP)、数字信号处理器件(DSPD)、可编程逻辑器件 (PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处 理器、电子器件中，在可实现本申请所描述的功能的其它电子部件中，或 是上述组合中。
对于固件和/或软件实现而言，本申请所描述的技术可用实现本申请 所描述的功能的模块(例如、程序、函数等)来实现。可将固件和/或软件 的代码存储在存储器中，并由处理器执行。存储器可实现在处理器内，或 在处理器外。
为使本领域普通技术人员能实现或者使用本发明，上面围绕实施例进 行了描述。对于本领域普通技术人员来说，对这些实施例的各种修改都是 显而易见的，并且，本申请定义的总体原理也可以在不脱离本发明的精神 和保护范围的基础上适用于其它实施例。因此，本发明并不限于本申请给 出的实施例，而是与本申请公开的原理和新颖性特征的最广范围相一致。
权利要求
1、一种装置，包括模数转换器(ADC)；从所述ADC接收数字信号的数字可变增益放大器(DVGA)，所述DVGA拥有一个根据所述ADC输出的数字信号的功率、利用以n为底的对数来计算增益的处理器，所述处理器还对所述数字信号应用所述增益。
2、 根据权利要求1所述的装置，其中-所述以n为底的对数是以2为底的对数。
3、 根据权利要求1所述的装置，其中-所述处理器还通过在分别的运算中计算所述功率的首数和所述功率的尾数、利用以n为底的对数来计算所述增益。
4、 根据权利要求3所述的装置，其中-所述处理器还将计算所得的所述功率的首数和计算所得的所述功率的尾数相加地进行合并，从而形成所述增益。
5、 根据权利要求3所述的装置，其中所述处理器还通过比较所述数字信号的首数与参考功率的首数，计算所述功率的首数。
6、 根据权利要求3所述的装置，其中所述处理器还通过比较所述数字信号的尾数与参考功率的尾数，计算所述功率的尾数。
7、 一种与模数转换器(ADC)相耦接的数字可变增益放大器(DVGA)，所述DVGA用于从所述ADC接收数字信号；根据所述ADC输出的数字信号的功率、利用以n为底的对数计算增益;对所述数字信号应用所述增益。
8、 根据权利要求7所述的DVGA，其中所述以n为底的对数是以2为底的对数。
9、 根据权利要求7所述的DVGA，其中所述DVGA还通过在分别的运算中计算所述功率的首数和所述功率的尾数、利用以n为底的对数来计算所述增益。
10、 根据权利要求9所述的DVGA，其中所述DVGA还将计算所得的所述功率的首数和计算所得的所述功率的尾数相加地进行合并，从而形成所述增益。
11、 根据权利要求9所述的DVGA，其中所述DVGA还通过比较所述数字信号的首数与参考功率的首数，计算所述功率的首数。
12、 根据权利要求9所述的DVGA，其中所述DVGA还通过比较所述数字信号的尾数与参考功率的尾数，计算所述功率的尾数。
13、 一种方法，包括提供模数转换器(ADC);提供用于从所述ADC接收数字信号的数字可变增益放大器(DVGA);根据所述ADC输出的数字信号的功率、利用以n为底的对数来计算增rr^ ;对所述数字信号应用所述增益。
14、 根据权利要求13所述的方法，其中所述以n为底的对数是以2为底的对数。
15、 根据权利要求13所述的方法，其中利用以n为底的对数来计算所述增益包括在分别的运算中计算所述功率的首数和所述功率的尾数。
16、 根据权利要求15所述的方法，其中将计算所得的所述功率的首数和计算所得的所述功率的尾数相加地进行合并，从而形成所述增益。
17、 根据权利要求15所述的方法，其中通过比较所述数字信号的首数与参考功率的首数，计算所述功率的首数o
18、 根据权利要求15所述的方法，其中通过比较所述数字信号的尾数与参考功率的尾数，计算所述功率的尾数。
19、 一种处理系统，包括用于将模拟信号转换成数字信号的模块(ADCM);用于将数字可变增益信号进行放大的模块，其从所述ADCM接收数字信号；用于根据所述ADCM输出的数字信号的功率、利用以n为底的对数计算增益的模块；用于对所述数字信号应用所述增益的模块。
20、 根据权利要求19所述的处理系统，其中所述以n为底的对数是以2为底的对数。
21、 根据权利要求19所述的处理系统，还包括利用以n为底的对数计算所述增益的模块包括在分别的运算中计算所述功率的首数和所述功率的尾数。
22、 根据权利要求21所述的处理系统，还包括将计算所得的所述功率的首数和计算所得的所述功率的尾数相加地进行合并从而形成所述增益的模块。
23、 根据权利要求21所述的处理系统，还包括通过比较所述数字信号的首数与参考功率的首数来计算所述功率的首数的模块。
24、 根据权利要求21所述的处理系统，还包括通过比较所述数字信号的尾数与参考功率的尾数来计算所述功率的尾数的模块。
25、 一种计算机可读介质，包含用于使DVGA处理器执行数字增益计算方法的一组指令，所述指令包括-从所述ADC接收数字信号的例程；根据所述ADC输出的数字信号的功率、利用以n为底的对数计算增益的例程；对所述数字信号应用所述增益的例程。
26、 根据权利要求25所述的计算机可读介质，其中所述以n为底的对数是以2为底的对数。
27、 根据权利要求25所述的计算机可读介质，其中所述DVGA处理器通过在分别的运算中计算所述功率的首数和所述功率的尾数、利用以n为底的对数计算所述增益。
28、 根据权利要求27所述的计算机可读介质，其中所述DVGA处理器还将计算所得的所述功率的首数和计算所得的所述 功率的尾数相加地进行合并，从而形成所述增益。
29、 根据权利要求27所述的计算机可读介质，其中所述DVGA处理器还通过比较所述数字信号的首数与参考功率的首 数，计算所述功率的首数。
30、 根据权利要求27所述的计算机可读介质，其中所述DVGA处理器还通过比较所述数字信号的尾数与参考功率的尾 数，计算所述功率的尾数。
全文摘要
本文描述了实现自动增益控制的技术。在某些方面，增益控制是通过具有模数转换器(ADC)和数字可变增益放大器(DVGA)的装置来实现的，DVGA从ADC接收数字信号，DVGA拥有一个根据ADC输出的数字信号的功率、利用以n为底的对数计算增益的处理器，处理器还对数字信号应用增益。
文档编号H03G3/00GK101461133SQ200780020602
公开日2009年6月17日 申请日期2007年4月4日 优先权日2006年4月4日
发明者R·克里希纳穆尔蒂, V·默西 申请人:高通股份有限公司