相位检测设备和方法、锁相环电路及其控制方法以及信号再现设备和方法

专利名称：相位检测设备和方法、锁相环电路及其控制方法以及信号再现设备和方法
技术领域：
本发明的各方面涉及相位检测和锁相环(PLL)，更具体地说，涉及一种 适合光盘再现系统的相位检测设备和方法、PLL电路及其控制方法、信号再 现设备和方法。
背景技术：
光盘再现系统再现记录在光盘(诸如压缩盘(CD )、数字通用盘(DVD )、 蓝光盘(BD)和高清晰度DVD (HD-DVD))上的数据。具体说来，再现记 录在BD或HD-DVD上的数据的光盘再现系统可被称为"HD光盘再现系统"。
为了再现从光盘读取的射频(RF)信号，光盘再现系统需要与RF信号 同步的采样时钟(或位时钟)。在光盘再现系统中，由PLL电路来产生采样 时钟。具体说来，PLL电路用于产生与RF信号同步的采样时钟。通常，PLL 电路将过零点用作RF信号的相位，并基于临近过零点的采样点来检测RF信 号与过零点之间的相位误差。
然而，由HD光盘再现系统再现的RF信号的波形受符号间干扰(ISI) 的影响严重。波形受ISI影响严重的原因在于HD光盘再现系统具有大于凹坑 长度的光点大小。如果再现的RF信号受ISI影响，则可能无法检测再现的 RF信号的过零点。当再现的RF信号受ISI影响到它的过零点无法被检测到 的程度时，这种情况被称为"高ISI情况"。在高ISI情况下再现的RP信号的 信道特征对均匀的低电平噪声敏感，由此导致光盘再现系统的误操作。
因此，在高ISI情况下再现的RF信号的过零点很可能是无法检测到的。 当没有检测到再现的RJF信号的过零点时，再现的RF信号的锁相会失败。当 再现的RF信号的锁相失败时，光盘再现系统无法以稳定的方式来执行信号 再现。
图1是为了解决上述问题而提出的传统PLL电路100的框图。参照图1， 传统的PLL电路100包括模数转换器(ADC) 101、延迟器102和103、模 式串检测器104、相位误差产生单元105、低通滤波器(LPF) 106、数模转换器(DAC) 107、压控振荡器(VCO) 108、维特比解码器109和参考电平 获知电路110。
ADC 101通过将VOD 108的输出用作采样时钟来对输入的模拟射频 (RF)信号进行采样。来自ADC 101的采样的RF信号在延迟器102和103 的每一个处被分别延迟一个PLL时钟。因此，三个连续的RF信号被输入模 式串检测器104。
模式串检测器104将三个连续的RF信号与所有可能的理想模式串进行 比较，以便检测出具有相对于所述三个连续的RF信号的最小欧几里得距离 的理想RF模式串。模式串检测器104随后将检测的理想RF模式串的理想 RF模式标识(ID)信息输出到相位误差产生单元105。通过使用延迟器102 的输出信号，相位误差产生单元105基于理想RF模式ID信息来产生相位误 差信息。延迟器102的输出信号相应于RF模式的中间样本的值。因此，相 位误差产生单元105从RF模式的中间样本值减去理想RF模式的中间样本值， 从而产生相位误差信息。
相位误差信息被发送到LPF 106。 LPF 106的输出被发送到DAC 107。 DAC 107输出用于驱动VCO 108的电压信号。VCO 108输出被ADC 101用 作采样时钟的振荡信号。
维特比解码器109和参考电平获知电路110被包括，以便适应信道特征 的改变。维特比解码器109使用从参考电平获知电路IIO发送的参考电平来 检测采样的RF信号的二进制数据。参考电平获知电路110监测维特比解码器 109的输入和输出，以便适应性地校正参考电平。校正的参考电平被发送到 维特比解码器109和模式串检测器104。
因此，传统PLL电路IOO可校正再现的RF信号的非线性。因此，即使 在高ISI情况下，传统PLL电路100也不易受到信道特征的影响，从而能够 提供稳定的信号再现
发明内容
技术问题
然而，随着光盘的记录密度增加，传统PLL电路IOO必须被设计为提供 更宽的检测窗，以便模式串检测器104能够比较大量的输入RF信号模式串。 检测窗宽度的增加导致用于实现传统PLL电路100的硬件的规模增加。这种设计与现代高密度光盘兼容的PLL电路所需的硬件规模或大小的增加会花费
比传统PLL电路100更多的资金来实现，并且会使得传统PLL电路100的制 造过程变得复杂。
技术方案
本发明的各方面提供一种相位检测设备和方法、锁相环电路及其控制方 法以及信号再现设备和方法，使用这些设备和方法能够在减小用于具有高ISI 情况的光盘再现系统中的硬件规模的同时提供抗噪声和抗ISI特征。
本发明另外的方面和/或优点将在以下的描述中部分地阐述，将通过所述 描述部分地变得清楚，或者可通过对本发明的实践而得知。
有益效果
如上所述，将实际的输入信号(或RF信号)与相应的理想输入信号(或 理想RJF信号)进行比较，以便检测相位误差，从而使得能够以抗噪声和抗 ISI特征来再现稳定的信号。
此外，在检测相位、操作PLL电路和再现信号期间共享用于检测输入信 号的二进制数据的部件，从而使得能够减小用于实现PLL电路的硬件的规模 和成本，以及系统的功库毛。


通过下面结合附图进行的对实施例的描述，本发明的这些和/或其它方面 和优点将会变得清楚和更加易于理解，其中 图1是传统PLL电路的框图； 图2是根据本发明实施例的相位检测设备的框图3是根据本发明实施例的图2所示的相位误差信号产生单元204的框
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图41和 图4J是示出图3所示的相位误差计算器306的操作原理的示图5是图2所示的相位误差信号产生单元204的另一实施例的框图； 图6是示出图5所示的量化器505的输入信号与输出信号之间的关系的
示图7是图2所示的相位误差信号产生单元204的另一实施例的框图； 图8是示出图7所示的静区(dead zone )代码单元705的输入信号与输
10出信号之间的关系的示图9示出在图7所示的相位误差计算器707中包含的真值表的示例； 图10是根据本发明另 一实施例的相位检测设备的框图； 图11是根据本发明另一实施例的相位检测设备的框图； 图12是示出从图11所示的双输出维特比解码器1101输出两种类型的二 进制数据的方式的示图13是示出根据本发明实施例的相位检测方法的流程图14是示出图13所示的相位误差信号产生操作1303的示例的流程图15是示出图13所示的相位误差信号产生操作1303的另一示例的流程
图16是示出根据本发明另 一实施例的相位检测方法的流程图17是根据本发明实施例的PLL电路的框图18是根据本发明另一实施例的PLL电路的框图19是根据本发明另一实施例的PLL电路的框图20是根据本发明另一实施例的PLL电路的框图21是示出根据本发明实施例的PLL控制方法的流程图22是示出根据本发明另一实施例的PLL控制方法的流程图23是示出根据本发明另一实施例的PLL控制方法的流程图；以及
图24是示出根据本发明另一实施例的PLL控制方法的流程图。
具体实施例方式
根据本发明的一方面， 一种用于检测输入信号的相位的设备包括脉冲 形成单元，用于检测并输出所述输入信号的二进制数据；理想输入信号产生 单元，用于基于检测的二进制数据来产生理想输入信号；以及相位误差信号 产生单元，用于基于输入信号和理想输入信号来产生相位误差信号。
所述设备还可包括参考电平产生单元，将输入信号与由脉沖形成单元 输出的二进制数据进行比较，从而产生适应于信道改变的参考电平。
参考电平产生单元可将产生的参考电平发送到脉沖形成单元，脉冲形成 单元可基于产生的参考电平来检测二进制数据。
所述设备还可包括第一延迟单元，用于在脉冲形成单元和理想输入信 号产生单元的操作期间将输入信号延迟，并发送延迟的输入信号，作为由相位误差信号产生单元用来产生相位误差信号的输入信号；第二延迟单元，用 于在脉冲形成单元的操作期间将输入信号延迟，并发送延迟的输入信号，作 为参考电平产生单元将其与脉沖形成单元的输出信号进行比较的输入信号。
相位误差信号产生单元可包括第一差值检测器，用于检测并输出输入 信号与理想输入信号之间的差值；第二差值检测器，用于使用从理想输入信 号产生单元输出的N个连续的理想输入信号样本检测多个其它理想输入信号 之间的多个差值；以及相位误差计算器，用于基于由第一差值检测器检测的 差值和由第二差值;险测器检测的多个差值来计算相位误差，从而产生相位误 差信号，其中，由第一差值检测器检测的差值是相位误差。
相位误差信号产生单元还可包括第一延迟器，用于将由第一差值检测 器输出的差值延迟。第二差值检测器可包括第二延迟器，用于将理想输入 信号样本延迟；检测器，用于检测并输出理想输入信号样本与第二延迟器的 输出信号之间的差值，作为所述多个差值之一；以及第三延迟器，用于将由 所述检测器输出的差值延迟，并输出延迟的差值，作为所述多个差值中的另 夕|、一个。
第二差值检测器还可包括量化单元，用于量化由检测器输出的差值， 并将量化的差值输出到第三延迟器和相位误差计算器，作为所述多个差值之
第二差值检测器还可包括静区代码单元，用于将检测器的输出信号转 换为静区代码，并将静区代码输出到第三延迟器和相位误差计算器，作为所 述多个差值之一。
根据本发明的另一方面， 一种检测输入信号的相位的方法包括检测所 述输入信号的二进制数据，基于检测的二进制数据来产生理想输入信号，基 于二进制数据和理想输入信号来产生相位误差信号。
产生相位误差信号的步骤可包括检测输入信号与理想输入信号之间的 差值，使用N个连续的理想输入信号样本检测多个其它理想输入信号之间的 多个差值，基于检测的差值和检测的多个差值来计算相位误差，从而产生相 位误差信号。
检测理想输入信号之间的多个差值的步骤可包括量化所述多个差值之 一，并基于量化结果来检测用于产生相位误差信号的多个差值。
检测理想输入信号之间的多个差值的步骤可包括将所述多个差值之一转换为静区代码，并基于转换为静区代码的结果来检测用于产生相位误差信 号的多个差值。
所述方法还可包括基于输入信号和检测的二进制数据来产生适应于信
道改变的参考电平，其中，可基于产生的参考电平来产生理想输入信号。
根据本发明的另一方面，锁相环(PLL)电路包括模数转换器(ADC), 用于将输入信号转换为数字信号并输出数字信号；相位检测器，用于检测由 ADC输出的数字信号的相位误差信号；低通滤波器(LPF)，用于对检测的相 位误差信号进行低通滤波；数模转换器(DAC)，用于将LPF的低通滤波的 信号转换为第二数字信号；以及压控振荡器(VCO)，用于使用由DAC转换 的第二数字信号来产生PLL的时钟信号，其中，相位检测器基于由ADC输 出的数字信号和与由ADC输出的数字信号相应的理想信号来检测相位误差 信号。
根据本发明的另一方面，锁相环(PLL)电路包括模数转换器(ADC)， 用于将输入信号转换为数字信号，并输出数字信号；内插器，用于对由ADC 输出的数字信号进行内插；相位检测器，用于检测内插信号的相位误差信号； 低通滤波器(LPF),用于对检测的相位误差信号进行低通滤波；以及内插参 数计算器，用于基于低通滤波的信号来计算内插参数并将计算的内插参数发 送到内插器。
根据本发明的另一方面，控制接收输入信号的锁相环(PLL)的方法包 括使用输入信号和与输入信号相应的理想输入信号来产生相位误差信号， 对相位误差信号进行低通滤波，将低通滤波的信号转换为数字信号，并使用 数字信号来产生PLL的时钟信号。
根据本发明的另一方面，控制输入信号的锁相环(PLL)的方法包括 对输入信号进行内插，使用内插信号和与内插信号相应的理想输入信号来产 生相位误差信号，对相位误差信号进行低通滤波，使用低通滤波的信号来计 算内插参数，将所述内插参数用于输入信号的内插。
根据本发明的另一方面，具有检测从盘读取的RF信号的相位的功能的 信号再现设备包括脉冲形成单元，用于检测RF信号的二进制数据；理想 输入信号产生单元，用于基于检测的二进制数据来产生理想输入信号；以及 相位误差信号产生单元，用于基于理想输入信号产生单元的输入信号和输出 信号来产生相位误差信号，其中，二进制数据是再现信号。根据本发明的另一方面，具有控制接收从盘读取的射频(RF)信号的锁
相环(PLL)的功能的信号再现设备包括模数转换器(ADC)，用于将RF 信号转换为数字信号，并输出数字信号；相位检测器，用于检测由ADC输出 的数字信号的相位误差信号；低通滤波器(LPF)，用于对检测的相位误差信 号进行低通滤波；数模转换器(DAC),用于将低通滤波的信号转换为第二数 字信号；以及压控振荡器(VCO),用于使用由DAC转换的第二数字信号来 产生PLL的时钟信号，其中，相位检测器基于由ADC输出的数字信号和与 其相应的理想信号来4企测相位误差信号，并输出RF信号的二进制数据。
发明方式
现将详细描述本发明的优选实施例，其示例在附图中示出，其中，相同 的标号始终指示相同的部件。以下通过参照附图来描述所述实施例，以便解 释本发明。
图2是根据本发明实施例的相位检测设备的框图。参照图2,相位检测 设备包括脉冲形成单元201、理想输入信号产生单元202、第一延迟单元 203和相位误差信号产生单元204。
脉冲形成单元201检测输入信号的二进制数据。二进制数据可具有不归 零(NRZ)代码的形式，尽管可理解二进制数据还可具有其它形式。为此， 例如，可使用限幅器、跟有限幅器的均衡器、有限延迟树形搜索(FDTS)检 测器或维特比解码器之一来实现脉沖形成单元201。来自脉沖形成单元201 的二进制数据可被用作再现信号。因此，当图2所示的相位检测设备与光盘 再现系统一起使用时，不必提供用于检测与二进制数据相应的再现信号的单 独部件，其中，所述二进制数据来自从盘(未示出)读取的RF信号。输入 信号可以是数字RP信号，但是应理解输入信号还可以是其它类型的信号。
理想输入信号产生单元202基于从脉冲形成单元201发送的二进制数据 来产生理想输入信号。理想输入信号产生单元202可以是线性信道，其输出 由等式(l)来表示。 [数学式1]
<formula>formula see original document page 14</formula>…"(1 )
其中，PR表示部分响应，Ij表示线性信道的系数，X(k)表示具有在时间 点k输入的值1或-1的二进制数据。或者，理想输入信号产生单元202可以是n为有限窗的长度的任意信道， 其输出由等式(2)来表示 [数学式2]
=尸(义(",义(々—2),…,Z(A —" + 1))..…(2) 其中，F(...)是PRn作为X(k), X(k-l),…,X(k-n+l)的函数的表示。可使用
存储器结构来实现任意信道。
第一延迟单元203将输入信号延迟与脉冲形成单元201和理想输入信号 产生单元202的搡作周期相等的时间量。因此，从理想输入信号产生单元202 发送的理想输入信号相应于第一延迟单元203的输出信号。基于从理想输入 信号产生单元202发送的理想输入信号和从第一延迟单元203发送的延迟输 入信号，相位误差信号产生单元204产生并输出指示输入信号的相位误差的 相位误差信号。
当输入信号是RF信号时，来自理想输入信号产生单元202的理想输入 信号和来自第一延迟单元203的输出信号被分别定义为理想RF信号和延迟 的实际RP信号。输入信号可以是数字信号。
如上所述，可使用脉冲形成单元201、理想输入信号产生单元202和相 位误差信号产生单元204将图2的相位检测设备构造为用于产生相位误差信
图3是根据本发明实施例的相位误差信号产生单元204的框图。参照图 3,相位误差信号产生单元204包括第一减法器301、第一延迟器302、第 二延迟器303、第二减法器304、第三延迟器305和相位误差计算器306。
第一减法器301检测输入信号与理想输入信号之间的差值。检测的差值 可被表示为输入信号与理想输入信号之间的误差。因此，可将第一减法器301 定义为检测输入信号与理想输入信号之间的差值的差值4企测器。
输入到第一减法器301的输入信号可被定义为与从第一延迟单元203输 出的延迟输入信号相应的实际RP信号。理想输入信号可被定义为与输入到 第一减法器301的理想输入信号相应的理想RF信号。理想输入信号是从理 想输入信号产生单元202发送的。
第一延迟器302对来自第一减法器301的信号(或误差)进行延迟。来 自第一延迟器302的延迟误差被输入到相位误差计算器306的"Error"输入 端口 。
15第二延迟器303将理想输入信号延迟一个时钟信号。第二减法器304从 理想输入信号减去第二延迟器303延迟的输入信号。因此，第一延迟器303 和第二减法器304可被联合定义为差分运算器，其输出理想输入信号之间的 差值。第二减法器304的输出信号被输入到相位误差计算器306的"Diff2" 输入端口 。
第三延迟器305将第二减法器304的输出信号延迟。第三延迟器305的 输出信号被输入到相位误差计算器306的"Diffl"输入端口。
第二延迟器303、第二减法器304和第三延迟器305可被联合定义为差 值检测器，其使用N个连续的理想输入信号样本来检测理想输入信号之间的 多个差值。可将第二减法器304定义为检测器，该检测器检测第二延迟器303 的输出信号与理想输入信号样本之间的差值，并输出检测的差值，作为多个 差值之一 (Diff2)。
可使用由等式(3)定义的真值表来实现相位误差计算器306: [数学式3]
1 )情况1Diffl〉阈值，Diff2〉阈值相位误差信息二Error/(Diffl+Diff2) 2)情况2
Diff〈-阈值，Diff2〈-阈值相位误差信息Error/(Diffl+Diff2) 3 )情况3
否则相位误差信息=0 ..... (3)
其中，阈值是非负的常数值。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图41和 图4J是示出图3所示的相位误差计算器306的操作原理。图4A、图4B和图 4C示出具有上升沿的模拟输入信号(例如，模拟RF信号)，而图4D、图4E 和图4F示出具有下降沿的模拟输入信号(例如，模拟RF信号)。
如果根据没有相位误差的锁相环(PLL)时钟信号对实际输入信号进行 采样，则在上升或下降沿采样的输入信号在统计上与图4A和图4D所示的理 想输入信号相同。在这种情况下，实际输入信号与理想输入信号之间的预计 误差为"0"。
如果根据具有延迟的相位误差的PLL时钟信号对实际输入信号进行采 样，则在上升沿采样的输入信号在统计上大于理想输入信号，如图4B所示。在这种情况下，实际输入信号与理想输入信号之间的预计误差具有正值。
如果根据具有超前的相位误差的PLL时钟信号对实际输入信号进行采
样，则在上升沿釆样的输入信号在统计上小于理想输入信号，如图4C所示。
在这种情况下，实际输入信号与理想输入信号之间的预计误差具有负值。
如果根据在下降沿具有延迟的相位误差的PLL时钟信号对实际输入信号 进行釆样，则在下降沿采样的输入信号在统计上小于理想输入信号，如图4E 所示。在这种情况下，实际输入信号与理想输入信号之间的预计误差具有负 值。
如果根据在下降沿具有超前的相位误差的PLL时钟信号对实际输入信号 进行采样，则在下降沿采样的输入信号在统计上大于理想输入信号，如图4F 所示。在这种情况下，实际输入信号与理想输入信号之间的预计误差具有正 值。
从图4A、图4B、图4C、图4D、图4E和图4F可以看出，实际输入信 号与理想输入信号之间的误差受PLL时钟相位误差、边沿类型和边沿斜率比 (sloperatio)影响，而实际输入信号与理想输入信号之间的预计误差的极性 仅受PLL时钟相位误差和边沿类型影响。因此，实际输入信号与理想输入信 号之间的误差可用于根据边沿类型来计算相位误差。
图4G、图4H、图41和图4J示出用于确定在相位误差计算器306中使 用的边沿类型的方案。参照图4G,在信号的上升沿排列三个连续的理想输入 信号样本I,、 12和13。如果边沿斜率比足够高(陡)，则Diffl和Diff2均大于 预设的阈值("O"或更大值)。在这一点上，相位误差计算器306的"Error" 输入等于实际输入信号与理想输入信号12之间的误差。这种情况相应于等式 (3)的情况1。在这种情况下，等式(3)的结果显示出PLL时钟信号的相 位误差的正向单调关系。
参照图4H，在信号的下降沿排列三个连续的理想输入信号样本Ii、 12和 13。如果边沿斜率比足够高(陡)，则Diffl和Diff2均小于预设的负阈值(其 绝对值为"0"或更大值)。在这一点上，相位误差计算器306的"Error"输 入等于实际输入信号与理想输入信号12之间的误差。这种情况相应于等式(3 ) 的情况2。在这种情况下，等式(3 )的结果显示出PLL时钟信号的相位误差 的负向单调关系。
参照图41，三个连续的理想输入信号样本I,、 12和13不随着上升沿或下降沿而增加或减小。在这种情况下，实质上无法估计相位误差。这种情况相
应于等式(3)的情况3，其中，相位误差计算器306输出值"0"。
此外，如果阈值具有正值(阈值〉0)且边沿斜率比的绝对值小于阈值， 则相位误差计算器306可忽略信号的边沿。图4J示出即使三个连续的理想输 入信号样本I,、 12和13在下降沿减小时，边沿斜率比的绝对值也小于阈值的 情况。这种情况相应于等式(3)的情况3，其中，相位误差计算器306输出 值"0"。因此，通过使用选择的阈值，相位误差计算器306计算在具有期望 的斜率比的边沿的相位误差。最佳阈值的选择可增强相位误差计算器306的 性能。
图5是图2所示的相位误差信号产生单元204的另一实施例的框图。图 5所示的相位误差信号产生单元204具有与将量化单元505添加到图3所示 的相位误差信号产生单元204的效果等同的效果。图5所示的第一减法器501、 第一延迟器502、第二延迟器503、第二减法器504和第三延迟器506与图3 所示的第一减法器302、第一延迟器303、第二延迟器304和第三延迟器305 类似。
量化单元505量化第二减法器504的输出信号。在图6中示出量化单元 505的输入信号与输出信号之间的关系。优选地，将由量化单元505输出的 值的可能集合限制为小于输入到量化单元505的值的可能集合。量化单元505 的添加减小了相位误差计算器507的规模。量化单元505将输出信号发送到 第三延迟器506和相位误差计算器507的"Diff2"输入端口 。因此，可将量 化单元505的输出信号定义为使用N个连续的理想输入信号样本检测的理想 输入信号之间的多个差值之一。
图7是图2所示的相位误差信号产生单元204的另一实施例的框图。图 7所示的相位误差信号产生单元204具有与将静区代码单元705添加到图3 所示的相位误差信号产生单元204的效果等同的效果。因此，第一减法器701、 第一延迟器702、第二延迟器703、第二减法器704和第三延迟器706与第一 减法器301、第一延迟器302、第二延迟器303、第二减法器304和第三延迟 器305类似。
静区代码单元705基于静区(诸如作为示例的图8所示的静区)来重新 定义第二减法器704的输出信号。静区代码单元705的可能输出信号是-1、 +1和0。因此，由静区代码单元705将第二减法器704的输出信号转换为静区代码。静区代码单元705将输出信号发送到第三延迟器706和相位误差计 算器707的"Diff2"输入端口。因此，可将静区代码单元705的输出信号定 义为使用N个连续的理想输入信号样本检测的理想输入信号之间的多个差值 之一》
静区代码单元705的添加简化了相位误差计算器707的设计。相位误差 计算器707中包含的真值表可被构造为如图9所示。例如，当静区代码单元 705的输出和第三延迟器706的输出均为"+l"时，相位误差计算器707输 出输入到它的"Error"输入端口的信号。输入到"Error"输入端口的信号是 输入信号与理想输入信号之间的差值。当静区代码单元705的静区宽度被控 制时，相位误差信号产生单元204可优化针对噪声和符号间干扰(ISI)的强 健性
通常，信道特征基于各种因素(诸如所使用的盘的类型以及使用盘的时 间)而改变。因此，有益的是使用适应性部件，用于根据信道特征的改变来 调整目标信道或理想信道。
图10是根据本发明另一实施例的相位检测设备的框图。参照图10，相 位检测设备包括脉冲形成单元1001、理想输入信号产生单元1002、第一延迟 单元1003、相位误差信号产生单元1004、第二延迟单元1005和参考信号产 生单元1006。
第一延迟单元1003和相位误差产生单元1004在结构和操作上分别类似 于图2所示的第一延迟单元203和相位误差产生单元204。第二延迟单元1005 将输入信号延迟由脉冲形成单元1001造成的延迟时间。
参考电平产生单元1006基于脉沖形成单元1001的输出信号和第二延迟 单元1005的输出信号来产生目标信道的适应性参考电平。具体说来，参考电 平产生单元1006通过将脉冲形成单元1001的输出信号与第二延迟单元1005 的输出信号进行比较来产生适应于信道改变的参考电平。通过适应于信道改 变，参考电平产生单元1006调整从脉冲形成单元1001和第二延迟单元1005 输入的信号的理想信道的电平。适应性电平用于理想输入信号产生单元1002。 适应性电平还可用于脉冲形成单元1001。
例如，参考电平产生单元1006基于从脉沖形成单元1001输出的二进制 数据将第二延迟单元1005的输出信号划分为几组，计算每一组信号的平均 值，并产生所述平均值，作为参考电平。可使用滤波单元来产生信号的平均
19值。应理解，可使用除了滤波单元之外的部件来产生输出信号的平均值。
适应性电平的使用使得脉沖形成单元1001能够检测更加精确的二进制 数据。理想输入信号产生单元1002可产生具有较高保真度的理想输入信号。
因此，参考电平产生单元1006的使用增强了相位检测设备的性能。
图11是根据本发明另一实施例的相位检测设备的框图。图11示出避免 使用两个单独的维特比解码器(例如，具有用于检测输入信号的相位的短延 迟的维特比解码器与具有用于再现信号的长延迟的维特比解码器被一起使 用)，从而防止大规模硬件的使用并防止的较大的功耗。为此，图11所示的 相位检测设备包括双输出维特比解码器1101、理想输入信号产生单元1102、 第一延迟单元1103、相位误差信号产生单元1104、第二延迟单元1105和参 考电平产生单元1106。
双输出维特比解码器1101包括两个二进制数据输出。所述两个二进制数 据输出输出用于检测输入信号的相位的短延迟检测的二进制数据以及用于再 现信号的长延迟检测的二进制数椐。
图12是示出双输出维特比解码器1101输出上述两种类型的二进制数据 的方式的双输出维特比解码器1101的生存路径存储器的示图。参照图12， 双输出维特比解码器1101的生存路径存储器具有预定的大小并存储用于最 大似然路径选择的数据。用于最大似然路径选择而存储的数据通常取决于存 储器管理方案。在图12所示的生存路径存储器中，右端的单元存储最近数据， 左端的单元存储最早的可用数据。
为了检测具有低比特率的信号，生存路径存储器的长度必须足够长，从 而确保检测的高概率。因此，生存路径存储器的总长度必须对于精确的信号 检测而言足够长。使用具有更短延迟的生存路径存储器的一部分，以便获得 短延迟检测的二进制数据，用于检测输入信号的相位。如图12所示，具有更 短延迟的生存路径存储器位于具有较小延迟的先前生存路径存储器的右侧。 为了进行粗略和/或精确的相位检测，可在相位检测和信号再现期间共享双输 出维特比解码器1101。
图13是示出根据本发明实施例的相位检测方法的流程图。参照图13, 所述方法在操作1301检测输入信号的二进制数据。如上所述，可在脉冲形成 单元201中检测二进制数据。
在操作1302,基于检测的二进制数据来产生理想输入信号。如上所述，可参照对图2所示的理想输入信号产生单元203的描述来产生理想输入信号。 在操作1303,基于输入信号和理想输入信号来产生相位误差信号。用于
产生相位误差信号的输入信号可以是在二进制数据的检测期间和理想输入信
号的产生期间被延迟的输入信号。
图14是示出图13所示的相位误差信号产生操作1303的示例的流程图。
参照图14,在操作1401,检测输入信号与理想输入信号之间的差值。所述输
入信号可以是在二进制数据的检测期间和理想输入信号的产生期间被延迟的
输入信号。
在操作1402,理想输入信号的样本和延迟的理想输入信号的样本被用于 检测理想输入信号之间的差值"Diff2",如图3所示。在操作1403,检测的 差值被延迟，从而其被才全测为"Diffl",如图3所示。操作1402和1403可被 联合定义为使用N个连续的理想输入信号样本在理想输入信号之间检测多个 差值的操作。
在操作1404，基于在操作1401、 1402和1403中检测的差值来计算相位 误差。如上所述，可在图3的相位误差计算器306中执行所述计算。
图15是示出图13所示的相位误差信号产生操作1303的另一示例的流程 图。参照图15，在操作1501,检测输入信号与理想输入信号之间的差值。所 述输入信号可以是在二进制数据的检测期间以及理想输入信号的产生期间被 延迟的输入信号。
在操作1502,理想输入信号的样本和延迟的理想输入信号的样本被用于 检测理想输入信号之间的差值。在操作1503，检测的差值被量化，结果被检 测为"Diff2"，如图3所示。如上所述，可参照对图5的量化单元505的描述 来执行量化。
在操作1504,在操作1503的量化数据被延迟，从而被检测为"Diffl"， 如图3所示。在操作1505，基于在操作1501、 15.03和1504检测的差值来计
算相位误差。
相反，检测的差值可在操作1503中被转换为静区代码，而不是被量化。 如上所述，可参照对图7的静区代码单元705的描述来执行检测的差值到静 区代码的转换。在操作1503中的静区转换的结果被检测为"Diff2",如图3 所示。在操作1504，静区数据被延迟，从而被一全测为"Diffl",如图3所示。
图16是示出根据本发明另一实施例的相位检测方法的流程图。参照图16,所述方法在操作1601检测输入信号的二进制数据。在操作1602,基于 检测的二进制数据和输入信号来产生适应于信道改变的参考电平。如上所述， 可参照对图10的参考电平产生单元1006的描述来产生参考电平。
在操作1603,基于参考电平从检测的二进制数据来产生理想输入信号。 在操作1604,基于输入信号和理想输入信号来产生相位误差信号。所述输入 信号可以是在二进制数据的检测期间与理想输入信号的产生期间被延迟的输 入信号。
或者，可使用双输出维特比解码器来执行操作1601。在这种情况下，在 操作1601检测的二进制数据可包括长延迟检测的二进制数据和短延迟检测 的二进制数据。
图17是根据本发明实施例的PLL电路的框图。参照图17， PLL电路包 括模数转换器(ADC) 1701、根据本发明实施例的相位检测设备1702、低 通滤波器(LPF ) 1703、数模转换器(DAC ) 1704和压控振荡器(VCO ) 1705。
ADC 1701将模拟输入信号转换为数字信号。相位检测设备1702检测用 于ADC 1701的输出信号的相位误差信号。相位检测设备1702可以是图2、 图10和图11所示的相位检测设备之一。因此，相位检测设备1702基于ADC 1701的输出信号以及与其相应的理想信号来^f企测相位误差信号。
LPF 1703对从相位才全测设备1702输出的相位误差信号进行低通滤波。 DAC 1704将LPF 1703的输出信号转换为第二数字信号。VCO 1705使用DAC 1704的输出信号来产生PLL时钟信号，并将PLL时钟信号发送到ADC 1701。 因此，ADC 1701输出与VCO 1705的输出信号同步的数字信号。
当PLL电路被设置为闭合环路时，PLL时钟信号的相位误差被最小化为 "0"。具体说来，当PLL电路被设置为闭合环路时，PLL电路产生与模拟输 入信号(或RF信号)同步的PLL时钟信号。PLL电路可输出与从ADC 1701 发送的PLL时钟信号同步的数字信号(或数字RF信号)和由相位检测设备 1702检测的二进制数据。二进制数据可被设置为可选输出。通过使用检测的 二进制数据的输出，PLL电路用作能够再现从盘读取的RF信号的信号再现 设备。
图18是根据本发明另一实施例的PLL电路的框图。参照图18, PLL电 路包括ADC1801、内插器1802、根据本发明实施例的相位检测设备1803、 LPF 1804和内插参数计算器1805。ADC 1801、相位检测设备1803和LPF 1804在结构和操作上分别类似于 图17所述的ADC 1701、相位检测设备1702和LPF 1703。
通过使用ADC 1801的输出信号以及从内插参数计算器1805发送的内插 参数，内插器1802用与PLL时钟信号同步的数字输入信号(或RF信号)来 内插与PLL时钟信号不同步的数字输入信号(或RF信号)。因此，内插器 1802在精确的采样点输出输入信号(或RF信号)。
内插参数计算器1805基于LPF 1804的输出信号来产生内插参数。产生 的内插参数被发送到内插器1802。内插参数可包括与PLL时钟信号相应的参 数。
图19是根据本发明另一实施例的PLL电路的框图，其由于锁相过程的 低速度而使用频率捕捉模式。与图17所示的PLL电路不同，图19所示的PLL 电路还包括频率捕捉信号产生单元1903和切换器1904。
频率捕捉信号产生单元1903接收ADC 1901的输出信号并产生频率捕捉
捕捉信号产生单元1903的一种公知方法在于对从盘再现的RF信号的最长行 程(run-length)样本进行计数。所述公知方法基于光盘的不归零(NRZ)码 总具有最长行程的原理来计算频率捕捉信号。因此，实际计数结果与理想值 之间的差值可被用作频率捕捉信号。
另一公知方法在于计算RF信号的行程分布。所述另一公知方法基于行 程分布的改变反映在PLL时钟频率的波动上的原理来计算频率捕捉信号。因 此， 一些涉及分布转换的信号可用作频率捕捉信号。
切换器1904选择相位误差信号与频率误差信号之一，并将其输出到LPF 1905。可将切换器1904设置为在频率捕捉模式与锁相模式之间交替变换。如 果PLL时钟信号的频率误差较大，则频率捕捉信号产生单元1903产生与PLL 时钟信号的频率误差单调相关的频率捕捉信号。如果频率捕捉信号的绝对值 大于预定的阈值，则切换器1904被设置为频率捕捉模式，以便执行PLL操 作。在频率捕捉^t式下，切换器1904将频率捕捉信号产生单元1903的输出 信号发送到LPF 1905。在这一点上，从相位检测设备1902发送的相位误差 信号被忽略。因此，PLL电路可在频率捕捉模式下迅速地最小化频率误差。
如果频率捕捉信号的绝对值小于预定的阈值，则切换器1904将PLL操
作切换到锁相模式。在锁相模式下，从相位检测设备1902输出的相位误差信
23号被发送到LPF 1905。在这一点上，来自频率捕捉信号产生单元1903的输 出信号被忽略。因此，PLL电路可在锁相模式下最小化时钟相位误差。
图20是根据本发明另一实施例的PLL电路的框图。当与图19所示的 PLL电路进行比较时，图20所示的PLL电路还包括内插器2002和内插参数 计算器2007,而不包括DAC 1906和VCO 1907。内插器2002和内插参数计 算器2007在结构和操作上分别与图18所示的内插器1802和内插参数计算器 1805类似。可认识到，可按照各种组合将其它部件(诸如滤波器、DC消除 器、限制均衡器)添加到上述相位检测设备。
图21是示出根据本发明实施例的PLL控制方法的流程图。参照图21, 在操作2101，输入信号被转换为数字信号。在操作2102,数字化的输入信号 以及与输入信号相应的理想输入信号被用于产生相位误差信号。可如参照图 13、图14、图15和图16所述来产生相位误差信号。
在操作2103，对产生的相位误差信号进行低通滤波。在操作2104，低通 滤波的相位误差信号被转换为数字信号。在操作2105，在操作2104获得的 数字信号被用于产生PLL时钟信号。在操作2106，确定是否请求结束处理。 如果请求结束处理，则将处理结束；否则，处理返回操作2101。
图22是示出根据本发明另一实施例的PLL控制方法的流程图。参照图 22，在操作2201，输入信号被转换为数字信号。在操作2202,数字化的输入 信号以及与输入信号相应的理想输入信号被用于产生相位误差信号。在操作 2203，产生数字化的输入信号的频率捕捉信号。可按照与图19的频率捕捉信
差信号与频率捕捉信号之一。可按照与图19的切换器1904执行选择的相同 方式来执行所述选才奪。
在操作2205,对选择的信号进行低通滤波。在操作2206，将低通滤波的 信号转换为数字信号。在操作2207，在操作2206获得的数字信号被用于产 生PLL时钟信号。在操作2208，确定是否请求结束处理。如果请求结束处理， 则将处理结束；否则，处理返回操作2201。
图23是示出根据本发明另一实施例的PLL控制方法的流程图。参照图 23，在操作2301,将输入信号转换为数字信号。在操作2302,基于内插参数 来内插数字化的输入信号。可按照图18的内插器1802执行内插的相同方式
24来执行所述内插。
在操作2303,内插的输入信号和相应的理想输入信号被用于产生相位误 差信号。在操作2304,对产生的相位误差信号进行低通滤波。在操作2305, 低通滤波的信号被用于计算内插参数，并且内插参数被发送，以用于内插处 理。可按照与图18所示的内插参数计算器1805计算内插参数的相同方式来 计算内插参数。
在操作2306,确定是否请求结束处理。如果请求结束处理，则将处理结 束；否则，处理返回冲喿作2301。
图24是示出根据本发明另一实施例的PLL控制方法的流程图。参照图 24，在操作2401，将输入信号转换为数字信号。在操作2402,基于内插参数 来内插数字化的输入信号。可按照图18的内插器1802执行内插的相同方式 来执行所述内插。
在操作2403，使用内插的输入信号以及相应的理想输入信号来产生相位 误差信号。在操作2404，产生内插的信号的频率捕捉信号。可按照由图19 的频率捕捉信号产生单元1903产生频率捕捉信号的相同方式来产生频率捕 捉信号。在操作2405,将频率捕捉信号与预定的阈值进行比较，以选择相位 误差信号与频率捕捉信号之一。可按照参照图19所述的切换器1904执行选 择的相同方式来执行所述选择。
在操作2406,对选择的信号进行低通滤波。在操作2407，使用低通滤波 的信号来计算内插参数，并发送内插参数，以用于内插处理。可按照图18的 内插参数计算器1805计算内插参数的相同方式来计算内插参数。
在操作2408,确定是否请求结束处理。如果请求结束处理，则将处理结 束；否则，处理返回才喿作2401。
根据本发明各方面的方法还可实现为计算机可读记录介质上的计算机可 读代码。计算机可读记录介质是可存储其后可由计算机系统读取的数据的任 何数据存储装置。计算机可读记录介质的示例包括只读存储器(ROM)、 随机存取存储器(RAM)、 CD-ROM、磁带、软盘、光数据存储装置和以载 波(包括压缩源代码段和加密源代码段)实现的计算机信号(诸如通过互联 网的数据传输)。计算机可读记录介质还可分布于联网的计算机系统，从而以 分布方式来存储和执行计算机可读代码。
尽管已经示出并描述了本发明的若干实施例，但是本领域的技术人员将理解在不脱离本发明的原理和精神的情况下，可对所述实施例进行改变， 其中，本发明的范围在权利要求及其等同物中限定。
权利要求
1、一种用于检测输入信号的相位的设备，所述设备包括脉冲形成单元，用于检测并输出所述输入信号的二进制数据；理想输入信号产生单元，用于基于检测的二进制数据来产生理想输入信号；以及相位误差信号产生单元，用于基于输入信号和理想输入信号来产生相位误差信号。
2、 如权利要求l所述的设备，还包括参考电平产生单元，将输入信号 与由脉沖形成单元输出的二进制数据进行比较，从而产生适应于信道改变的 参考电平。
3、 如权利要求2所述的设备，其中，参考电平产生单元将产生的参考电 平发送到脉沖形成单元，脉沖形成单元基于产生的参考电平来检测二进制数据。
4、 如权利要求3所述的设备，还包括第一延迟单元，用于在脉沖形成单元和理想输入信号产生单元的操作期 间将输入信号延迟，并发送延迟的输入信号，作为由相位误差信号产生单元 用来产生相位误差信号的输入信号；第二延迟单元，用于在脉冲形成单元的操作期间将输入信号延迟，并发 送延迟的输入信号，作为参考电平产生单元将其与脉沖形成单元的输出信号 进行比较的输入信号。
5、 如权利要求2所述的设备，还包括第一延迟单元，用于在脉冲形成单元和理想输入信号产生单元的操作期 间将输入信号延迟，并发送延迟的输入信号，作为由相位误差信号产生单元 用来产生相位误差信号的输入信号；第二延迟单元，用于在脉冲形成单元的操作期间将输入信号延迟，并发 送延迟的输入信号，作为参考电平产生单元将其与脉沖形成单元输出的二进 制数据进行比较的输入信号。
6、 如权利要求1所述的设备，还包括第一延迟单元，用于在脉冲形成单元和理想输入信号产生单元的操作期 间将输入信号延迟，并发送延迟的输入信号，作为由相位误差信号产生单元用来产生相位误差信号的输入信号。
7、 如权利要求l所述的设备，其中，相位误差信号产生单元包括第 一差值检测器，用于检测并输出输入信号与理想输入信号之间的差值； 第二差值检测器，用于使用从理想输入信号产生单元输出的N个连续的理想输入信号样本检测多个其它理想输入信号之间的多个差值；以及相位误差丁十算器，用于基于由第 一 差值检一测器检-测的差值和由第二差值检测器检测的多个差值来计算相位误差，从而产生相位误差信号，其中，由第 一差值检测器检测的差值是相位误差。
8、 如权利要求7所述的设备，其中，相位误差信号产生单元还包括第 一延迟器，用于将由第一差值检测器输出的差值延迟。
9、 如权利要求8所述的设备，其中，第二差值检测器包括 第二延迟器，用于延迟并输出理想输入信号样本；检测器，用于检测并输出理想输入信号样本与第二延迟器输出的理想输 入信号样本之间的差值，作为所述多个差值之一；以及第三延迟器，用于将由所述检测器输出的差值延迟，并输出延迟的差值， 作为所述多个差值中的另夕|、一个。
10、 如权利要求9所述的设备，其中，第二差值检测器还包括量化单 元，用于量化由检测器输出的差值，并将量化的差值输出到第三延迟器和相 位误差计算器，作为所述多个差值之一。
11、 如权利要求9所述的设备，其中，第二差值检测器还包括静区代 码单元，用于将由检测器输出的差值转换为静区代码，并将静区代码输出到 第三延迟器和相位误差计算器，作为所述多个差值之一。
12、 如权利要求2所述的设备，其中，输入信号的二进制数据包括长延 迟检测的二进制数据和短延迟检测的二进制数据。
13、 如权利要求12所述的设备，其中，脉冲形成单元包括双输出维特 比解码器，用于输出用于信号再现的长延迟检测的二进制数据以及用于相位 检测的短延迟检测的二进制数据。
14、 如权利要求3所述的设备，其中，脉沖形成单元包括双输出维特 比解码器，用于输出被延迟较长时间的检测的二进制数据以用于再现信号， 并输出被延迟较短时间的检测的二进制数据以用于检测相位。
15、 如权利要求1所述的设备，其中，理想输入信号产生单元包括线性信道，其输出由等式(1 )表示[数学式4]尸7 (/"/2,/3,.",/,,) = |;/,.义&一7) ..... (1)其中，1」表示线性信道的系数，X(k)表示具有在时间点k输入的值1或-1 的检测的二进制数据。
16、 如权利要求1所述的设备，其中，理想输入信号产生单元包括任意 信道，其输出由等式(2)表示[数学式5]M,, 二F(尊),AXyt-l),碌-2),…,単-w + l)) ..... (2) 其中，n表示有限窗的长度，X(k)表示具有在时间点k输入的值I或-1 的检测的二进制数据，F(...)是PRn作为X(k)， X(k-l),…,X(k-n+l)的函数的表示。
17、 如权利要求16所述的设备，其中，任意信道被实现为存储器结构。
18、 一种4全测输入信号的相位的方法，所述方法包括 检测所述输入信号的二进制数据；基于检测的二进制数据来产生理想输入信号；以及 基于二进制数据和理想输入信号来产生相位误差信号。
19、 如权利要求18所述的方法，其中，产生相位误差信号的步骤包括 检测输入信号与理想输入信号之间的差值；使用N个连续的理想输入信号样本检测多个其它理想输入信号之间的多 个差值；以及基于检测的差值和检测的多个差值来计算相位误差，以产生相位误差信
20、 如权利要求19所述的方法，其中，检测多个其它理想输入信号之间 的多个差值的步骤包括量化所述多个差值之一，并基于量化结果来检测用 于产生相位误差信号的所述多个差值。
21、 如权利要求19所述的方法，其中，检测多个其它理想输入信号之间 的多个差值的步骤包括将所述多个差值之一转换为静区代码，并基于转换 为静区代码的结果来检测用于产生相位误差信号的所述多个差值。
22、 如权利要求18所述的方法，还包括基于输入信号和检测的二进制数据来产生适应于信道改变的参考电平，其中，基于产生的参考电平来产生 理想输入信号。
23、 如权利要求18所述的方法，其中，输入信号的二进制数据包括长延 迟检测的二进制数据和短延迟检测的二进制数据。
24、 一种PLL(锁相环)电路，包括ADC (模数转换器)，用于将输入信号转换为数字信号并输出数字信号； 相位检测器，用于检测由ADC输出的数字信号的相位误差信号； LPF (低通滤波器)，用于对检测的相位误差信号进行低通滤波； DAC (数模转换器)，用于将LPF的低通滤波的信号转换为第二数字信 号；以及VCO (压控振荡器)，用于使用由DAC转换的第二数字信号来产生PLL 的时钟信号，其中，相位检测器基于由ADC输出的数字信号和与由ADC输出的数字 信号相应的理想输入信号来检测相位误差信号。
25、 如权利要求24所述的PLL电路，其中，由ADC输出的数字信号是 与时钟信号同步的数字信号。
26、 如权利要求24所述的PLL电路，其中，相位检测器还输出由ADC 输出的数字信号的二进制数据。
27、 如权利要求24所述的PLL电路，还包括频率捕捉信号产生单元，用于基于由ADC输出的数字信号来产生频率 捕捉信号；以及切换器，用于选择从相位检测器发送的相位误差信号与从频率捕捉信号 产生单元发送的频率捕捉信号之一，并将选择的信号发送到LPF,其中，LPF对选择的信号进行低通滤波，而不对相位误差信号进行低通 滤波。
28、 如权利要求27所述的PLL电路，其中，如果频率捕捉信号的绝对 值大于预定阚值，则切换器被设置到频率捕捉模式，以选择频率捕捉信号并 将选择的频率捕捉信号发送到LPF,如果频率捕捉信号的绝对值不大于预定 阈值，则切换器被设置到锁相模式，以选择相位误差信号并将选择的相位误 差信号发送到LPF。
29、 如权利要求24所述的PLL电路，其中，相位检测器包括脉冲形成单元，用于检测输入信号的二进制数据；理想输入信号产生单元，用于基于检测的二进制数据来产生理想输入信号；以及相位误差信号产生单元，用于基于输入信号和理想输入信号来产生相位 误差信号。
30、 一种PLL(锁相环)电路，包括ADC(模数转换器)，用于将输入信号转换为数字信号，并输出数字信内插器，用于对由ADC输出的数字信号进行内插； 相位检测器，用于检测并输出内插数字信号的相位误差信号； LPF(低通滤波器)，用于对检测的相位误差信号进行低通滤波；以及 内插参数计算器，用于基于低通滤波的信号来计算内插参数并将计算的内插参数发送到内插器。
31、 一种控制接收输入信号的锁相环(PLL)的方法，所述方法包括 使用输入信号和与输入信号相应的理想输入信号来产生相位误差信号； 对相位误差4言号进4刊氏通滤波； 将低通滤波的信号转换为数字信号；以及 使用数字信号来产生PLL的时钟信号。
32、 一种控制接收输入信号的锁相环(PLL)的方法，所述方法包括 对输入信号进4亍内插；使用内插信号和与内插信号相应的理想输入信号来产生相位误差信号； 对相位误差信号进行低通滤波；以及使用低通滤波的信号来计算内插参数，将所述内插参数用于输入信号的 内插。
33、 一种具有;f企测从盘读取的RF (射频)信号的相位的功能的信号再现 设备，所述信号再现设备包括脉冲形成单元，用于检测并输出RF信号的二进制数据； 理想输入信号产生单元，用于基于检测的二进制数据来产生理想输入信 号；以及相位误差信号产生单元，用于基于输入信号和理想输入信号来产生相位 误差信号，其中，二进制数据是再现信号。
全文摘要
一种相位检测设备和方法、PLL电路及其控制方法以及信号再现设备和方法，其能够在减小用于具有高ISI情况的光盘再现系统中的硬件规模的同时提供抗噪声和抗ISI特征，包括脉冲形成单元，用于检测输入信号的二进制数据；理想输入信号产生单元，用于基于检测的二进制数据来产生理想输入信号；以及相位误差信号产生单元，用于基于输入信号和理想输入信号来产生相位误差信号。
文档编号H03L7/085GK101485092SQ200780025442
公开日2009年7月15日 申请日期2007年7月12日 优先权日2006年8月4日
发明者朴贤洙, 辉 赵 申请人:三星电子株式会社