Zq校准控制器和用于zq校准的方法

文档序号:7512897阅读:836来源:国知局
专利名称:Zq校准控制器和用于zq校准的方法
ZQ校准控制器和用于ZQ校准的方法相关申请的交叉引用本发明主张2007年3月8日提交的韩国专利申请 No. 10-2007-0022789的优先权,通过引用将其内容4^P包括在此。
背景技术
本发明涉及半导体存储器件中的ZQ校准电路,更特别地涉及用于该 ZQ校准电路的ZQ校准操作控制器电路。一般包括如微处理器、存储电路以及门阵列电路的集成电路的半导体 存储器件用在各种电子设备中,例如个人计算机、服务器计算机以及工作 站。随着电子设备的操作速度增加,在电子设备内的半导体存储器件之间 传送的信号的摆动宽度(swing width)减小,以最小化传送信号所花费 的延迟时间。然而,随着摆动宽度减小,信号传送在更大程度上受外部噪 声影响,并且在接口端的信号反射由于阻抗不匹配而增加。阻抗不匹配由制造过程、供应电压以及操作温度(PVT)的变化引起。 该阻抗不匹配使得难以高速传送数据。因为阻抗不匹配可使得从半导体存 储器件输出的信号失真,在接收失真的信号的相对应的半导体存储器件中 可导致如设置/保持失败(set up/hold failure )或信号水平的误判的故障。半导体存储器件可包括用于通过输入衬垫(pad)接收外部信号的输 入电路和用于通过输出衬垫输出内部信号的输出电路。特别地,高速操作 的半导体存储器件可包括阻抗匹配电路,该阻抗匹配电路用于将接口阻抗与在衬垫附近的另 一半导体存储器件匹配以防止上述故障。一般地,在发送信号的半导体存储器件中,由输出电路进行源端接 (source termination )。在接收信号的半导体存储器件中,可由与输入电 路并联连接的端接电路进行并行端接(parallel termination )。ZQ校准是用于生成随PVT M改变而改变的上拉和下M准码的 处理。通过使用上拉和下拉校准码来校准输入和输出电路的电阻值。在下 面所说明的ZQ校准电路中进行ZQ校准。图1是传统的ZQ校准电路的框图。ZQ校准电路包括第一上拉电阻 单元IIO、第二上拉电阻单元120、下拉电阻单元130、参考电压发生器 102、比较器103和104以及p码和n码计数器105和106。供电电压VDDQ被第一上拉电阻单元110和参考电阻器101划分, 从而向节点ZQ提供电压。连接到耦合到节点ZQ的引脚的参考电阻器 101 —般具有240 Q的电阻。比较器103比较节点ZQ处的电压与从参考 电压发生器102输出的参考电压VREF,从而生成上行/下行信号 (up/down signal) UP/DN。参考电压VREF —般被设置成供应电压的 一+,即VDDQ/2。p码计数器105接收上行/下行信号UP/DN,从而生成二进制码 PCODE<0:N>。该二进制码PCODE〈0:N〉导通/关断在第一上拉电阻 单元110中并行耦合的MOS晶体管,从而校准第一上拉电阻单元110的 电阻。第 一上拉电阻单元110的被校准的电阻对节点ZQ处的电压有影响。 重复上述操作。也就是说,在第一上拉电阻单元110中进行上拉校准,使 得第一上拉电阻单元110的电阻变得与参考电阻器101的电阻相等。在上拉校准期间生成的二进制码PCODEO:N〉还被输入到第二上 拉电阻单元120并确定其电阻。与上拉校准类似地进行下扭艮准。通过应 用由比较器104和n码计数器106生成的二进制码NCODE<0:N>,在 节点ZQ'处的电压变得与参考电压VREF相等。进行下4^准,使得下 拉电阻单元130的电阻变得与第二上拉电阻单元120的电P^目等。ZQ校准包括上扭欧准和下拉校准。将由ZQ校准产生的二进制码 PCODE〈0:N〉和NCODE〈0:N〉输入到输入或输出电路以校准电阻单元 的各电阻器。在半导体存储器件的情况下,二进制码PCODE^:N〉和 NCODE〈0:N〉确定连接到DQ衬垫的上拉和下拉电阻器的电阻。上拉和 下拉电阻器具有与上述上拉和下拉电阻单元相似的布局。尽管半导体存储器件的输出驱动器使用上拉和下拉电阻器二者,然而 半导体存储器件的输入緩冲器仅使用上拉电阻器。在这种情况下,ZQ校准电路包括上拉电阻单元110、 p码计数器105和比较器103。则仅进行 上4M1准。ZQ校准还采用ZQ校准控制器107和时间计数器108来控制ZQ校 准。ZQ校准控制器107根据ZQ校准的类型生成ZQ校准信号ZQINIT、 ZQOPER以及ZQCS。来自时间计数器108的CAL-OPER信号根据ZQ校准信号ZQINIT、 ZQOPER以及ZQCS和时钟信号CLK激活比较器 103和104预定的时间,从而进行ZQ校准。图2A是示出根据ZQ校准的类型的相应的信号CKE、 /CS、 /RAS、 /CAS、 /WE以及AIO的逻辑水平的表。在表中提及的其它信号表示与 根据本发明的ZQ校准无关的组地址(bank address) BA3 ~ BAO或单元 地址(celladdress) A15~ 13、 A12、 A11和A9 0。因此不对后者进行 详细说明。ZQ校准分成长类型ZQ校准(long type ZQ calibration, ZQCL)和短类型ZQ校准(short type ZQ calibration, ZQCS)。参考 图2A,根据信号A10的逻辑水平来确定长类型和短类型ZQ校准。图2B是根据ZQ校准的类型的时序^ (timing parameter)的表。 根据情况,进行ZQ校准相对长的时间或相对短的时间。前者是长类型 ZQ校准而后者是短类型ZQ校准。通电之后的初始ZQ校准和在操作期 间由控制器进行的ZQ校准被分类为长类型校准。初始和操作ZQ校准的 操作周期tZQINIT和tZQOPER分别为至少512和256个周期。参考图 2B,短类型ZQ校准的操作周期tZQCS为至少64个周期。图3是图1中所描述的ZQ校准控制器107的电路原理图,且包括逻 辑门ND1 — ND6、延迟单元301和302以及反相器303 — 307。通过组合芯片选择信号/CS、行地址选通信号/RAS、列地址选通信 号/CAS和写使能信号/WE来使能ZQ校准命令ZQC (参见图2A )。当 ZQ校准命令ZQC被使能且信号A10被禁止(处于逻辑低水平)时,逻 辑门ND1输出处于逻辑低水平的信号ZQCL,且逻辑门ND2输出处于 逻辑高水平的ZQ校准信号ZQCS。因此,响应于ZQ校准信号ZQCS 进行短类型ZQ校准。当ZQ校准命令ZQC被使能且信号A10被使能(处于逻辑高水平) 时,逻辑门ND1输出处于逻辑高水平的信号ZQCL,且逻辑门ND2输 出处于逻辑低水平的ZQ校准信号ZQCS。因此,响应于信号ZQCL进 行长类型ZQ校准。当信号ZQCL被使能(处于逻辑高水平)时,ZQ校准信号ZQINIT 或ZQOPER被使能。在半导M储器件通电后,信号INIT_STATE最 初处于逻辑高水平。复位信号RESETb用于复位半导体存储器件,且信 号RESET BP_L2H为延迟了预定时间的复位信号。因此,ZQ校准信号ZQINIT被使能(处于高逻辑水平)并进行初始7ZQ校准。在预定时间后,信号INIT_STATE响应于反馈信号ZQINITb_d 进入逻辑低水平。ZQ校准信号ZQOPER被使能。响应于ZQ校准信号 ZQOPER进行ZQ校准。图4示出图3中所描述的ZQ校准控制器的^Mt的信号时序图。也就 是说,看命令(CMD)迹线,当ZQ校准命令ZQC被使能时,响应于 信号A10的逻辑低水平进行短类型ZQ校准,且响应于信号AIO的逻辑 高水平进行长类型ZQ校准。在长类型ZQ校准的情况下,最初响应于 ZQ校准信号ZQINIT进行初始ZQ校准。然后,响应于ZQ校准信号 ZQOPER进行ZQ校准。在CLK示出时钟波形。图5示出根据初始ZQ校准在图1所示的ZQ校准电路的ZQ和ZQ' 节点上的电压水平的信号时序图。对于以至少512个周期进行的初始ZQ校准,电压水平在供应电压的 一半处(VDDQ/2)收敛。然而,在PVT变化较大的情况下,电压水平 在初始ZQ校准期间不能达到目标电平。生成上拉和下拉码 PCODE〈0:N〉和NCODEO:N〉因此没有完成,且输入緩冲器和输出驱 动器不能具有目标电阻。在这种情况下,故障由阻抗不匹配引起。VSSQ 是相对于其确定VDDQ的参考电压,即在VDDQ是漏极电压的情况下, VSSQ是源极电压。发明内容本发明的优选实施例涉及提供一种ZQ校准电路,用于在半导体存储 器件的初始操作中另外地进行ZQ校准。在一个优选实施例中,半导体存储器件的ZQ校准控制器包括第一信 号发生器,用于在半导体存储器件的初始化期间生成预校准信号;第二信 号发生器,用于响应于ZQ校准命令生成ZQ校准信号;以及控制单元, 用于响应于预校准信号和ZQ校准信号输出信号以控制ZQ校准。在另一优选实施例中,半导M储器件的ZQ校准电路包括ZQ校准 单元,用于进行ZQ校准;ZQ校准控制器,用于响应于ZQ校准命令激 活ZQ校准单元;以及预校准控制器,用于响应于半导体存储器件的初始 化信号激活ZQ校准单元。在进一步优选实施例中,4!:供一种方法,该方法用于进行半导*储 器件的ZQ校准,包括响应于半导体存储器件的初始化信号进行预校准,以及响应于ZQ校准命令进行ZQ校准。


图l是传统的ZQ校准电路的框图。图2A是根据ZQ校准的类型的相应的信号的逻辑水平的表。图2B是根据ZQ校准的类型的时序参数的表。图3是图1中所描述的ZQ校准控制器的电路原理图。图4是图3中所描述的ZQ校准控制器的操作的信号时序图。图5是在用于初始ZQ校准的ZQ校准电路的ZQ和ZQ'节点上的电 压水平的信号时序图。图6是双数据速率(DDR3 )半导体存储器件的初始操作的信号时序图。图7是根据本发明的半导体存储器件的ZQ校准控制器的框图。图8A是根据本发明的第一优选实施例的如图7中所描述的预校准信 号发生器的框图。图8B是用于图8A中所描述的预校准信号发生器的操作的信号时序图。图9A是根据本发明的第二优选实施例的如图7中所描述的预校准信 号发生器的框图。图卯是用于图9A中所描述的预校准信号发生器的操作的信号时序图。图IOA是根据本发明的第三优选实施例的如图7中所描述的预校准 信号发生器的框图。图IOB是用于图10A中所描述的预校准信号发生器的操作的信号时 序图。图11是如图7中所描述的控制单元的框图。图12是用于根据本发明的ZQ校准控制器的操作的信号时序图。图13是根据本发明的ZQ校准电路的ZQ和ZQ'节点上的电压水平 的时序图。
具体实施方式
根据本发明的半导体存储器件除响应于ZQ校准命令的ZQ校准之外 还在初始操作进行ZQ校准。因此半导体存储器件设置有足够的时间以在 初始操作进行ZQ校准,并且即使PVT变化大也能稳定地完成ZQ校准。在下文中,将参考附图详细说明根据本发明的ZQ校准电路。图6示出双数据速率(DDR3 )半导体存储器件的初始操作的信号时 序图,示出了在时间间隔Ta-Tl(Ta及Tl包括在内)的时钟信号CLK、 时钟禁止信号(clock bar signal) CLKb、供应电压VDDQ、复位信号 RESETb、时钟使能信号CKE、命令CMD以及组地址BA。在半导体存储器件通电后,复位信号RESETb在逻辑高水平被禁止。 优选地,提供500ns的时间以初始化半导体存储器件。也就是说,从复位 信号RESETb的禁止到时钟使能信号CKE的使能的时间优选地是 500jis。在PVT变化大的传统ZQ校准电路中,上拉和下拉电阻单元在初 始ZQ校准期间不能具有与外部电阻相同的电阻,从而导致阻抗不匹配。 因此,根据本发明,在500fis的初始化时间期间自动进行比传统ZQ校准 更长时间的ZQ校准。通过釆用根据本发明的ZQ校准,即使在PVT变 化大的情况下也可以防止阻抗不匹配。ZQ校准在本发明中被定义成包括 预校准。图7示出根据本发明的半导体存储器件的ZQ校准控制器的框图。 ZQ校准控制器包括ZQ校准信号发生器100、预校准信号发生器200以 及控制单元300。ZQ校准信号发生器100响应于ZQ校准命令ZQC生成ZQ校准信 号ZQESfIT、 ZQOPER和ZQCS。 ZQ校准信号发生器100与传统的ZQ 校准控制器类似地操作。例如,ZQ校准信号发生器可具有与如图3中所 描述的结构相同的结构。如上所述,ZQ校准信号ZQINIT、 ZQOPER 和ZQCS用于具有不同的操作时间的ZQ校准。预校准信号发生器200在半导体存储器件的初始化生成预校准信号 PRE_ZQ。也就是说,在半导体存储器件的初始化时使用初始化信号来使 能预校准信号PRE_ZQ。逻辑水平在半导体存储器件的初始化时改变的 初始化信号包括复位信号RESETb和通电信号POWER—UPb。控制单元300响应于预校准信号PRE_ZQ和ZQ校准信号ZQCS、ZQINIT和ZQOPER控制ZQ校准。进行控制以当预校准信号PRE_ZQ 和ZQ校准信号ZQCS 、 ZQINIT和ZQOPER的中的至少 一个被使能时, 进行ZQ校准。例如,控制单元300生成分别对应于ZQ校准信号ZQCS、 ZQINIT 和ZQOPER的ZQ校准信号ZQCS—NEW 、 ZQINIT—NEW和 ZQOPER—NEW,半导体存储器件根据ZQ校准信号ZQCS—NEW、 ZQINIT—NEW和ZQOPER_NEW进行相对应类型的ZQ校准。另外, 控制单元300响应于预校准信号PRE一ZQ生成ZQ校准信号 ZQCS—NEW、 ZQINIT—NEW和ZQOPER—NEW中的一个。可以控制 生成校准信号ZQCS、 ZQINIT和ZQOPER中的哪一个。稍后参考图11 对此进^i兌明。图8A、 9A和10A示出根据本发明的优选实施例的预校准信号发生 器200的框图。预校准信号发生器在半导体存储器件的初始化时生成脉冲类型的预 校准信号PRE_ZQ。因为传统的ZQ校准信号ZQCS、 ZQINIT和 ZQOPER是脉冲类型的,所以预校准信号PRE_ZQ也被作为脉冲类型的 信号生成。如上所述,预校准信号发生器使用半导体存储器件的初始化信号来使 能预校准信号PRE—ZQ。在图8A和8B中描述了使用复位信号RESETb 的优选实施例。使用复位信号RESETb的预校准信号发生器包括逻辑门、 反相器和延迟单元。第一反相器801反转复位信号RESETb。第一延迟单元802延迟第 一反相器801的输出。逻辑门803对复位信号RESETb和第一延迟单元 802的输出进行NAND运算。第二反相器反转逻辑门803的输出。第二 延迟单元805延迟第二反相器804的输出,从而生成预校准信号 PRE-ZQ。图8B示出图8A中所描述的预校准信号发生器的^Mt的信号时序图。 在半导体存储器件的初始化时以逻辑低水平使能的复位信号RESETb在预定时间后变为逻辑高水平。预校准信号PRE_ZQ响应于复位信号RESETb被使能。图8B中的波形B和C分别对应于图8A中的点B和点C处的波形。根据第一延迟单元802的时间延迟量来确定预校准信号PRE—ZQ的脉冲宽度。将脉沖宽度设置成0.5 ltCK(ltCK = l个时钟周期),其 与传统的ZQ校准信号ZQINIT的脉冲宽度近似相同。第二延迟线805 确定预校准信号PRE_ZQ的使能时间。将使能时间设置为从半导体存储 器件通电开始的10ns,以使半导体存储器件稳定地操作。因为第一和第 二延迟单元802和805的时间延迟仅用于确定信号的时序,所以可进行控 制使其根据半导体存储器件的操作il^和制造^Ht而不同。图9A和9B示出使用通电信号POWER—UPb生成预校准信号 PRE_ZQ的优选实施例。使用通电信号POWER—UPb的预校准信号发生 器包括逻辑门、反相器和延迟单元。第一延迟单元卯l延迟通电信号POWERJJPb。第一反相器卯2反 转通电信号POWERJJPb。逻辑门卯3对第一延迟单元901和第一Jl相 器卯2的输出进行NAND运算。第二反相器卯4反转逻辑门卯3的输出。 第二延迟单元卯5延迟第二反相器卯4的输出,从而生成预校准信号 PRE—ZQ。图9B示出图9A中所描述的预校准信号发生器的操作的信号时序图。 通电信号POWERJJPb在半导体存储器件的初始化在逻辑高水平被禁 止,并在预定时间后变成逻辑低水平。预校准信号PRE一ZQ响应于通电 信号POWERJUPb作为脉冲被使能。图9B中的波形E和F分别对应于 图9A中的点E和F处的波形。以与关于图8A和8B所^目似的方式,可以控制第一延迟单元901 和第二延迟单元卯5的时间延迟,从而对预校准信号PRE_ZQ分别产生 0.5 ~ ltCK的脉冲宽度和10ns的使能时间。在半导体存储器件的初始化 时,用于M辑高水平到逻辑低水平使能通电信号POWER_UPb的持续 时间与用于从逻辑低水平到逻辑高水平禁止复位信号RESETb的持续时 间没有大的不同。因此,第二延迟单元卯5可具有与如图8A中所描述的 第二延迟单元805相似的时间延迟量。图10A和10B示出用于从复位信号RESETb和通电信号 POWER—UPb 二者生成预校准信号PRE—ZQ的优选实施例。使用复位信 号RESETb和通电信号POWERJUPb 二者的预校准信号发生器包括逻辑 门1001、反相器1002和延迟单元1003。逻辑门1001对复位信号RESETb和通电信号POWERJJPb进行 NAND运算。反相器1002反转逻辑门1001的输出。延迟单元1003延迟12反相器1002的输出,从而生成预校准信号PRE_ZQ。图10B示出图10A中所描述的预校准信号发生器的操作的信号时序 图。利用复位信号RESETb和通电信号POWER—UPb的转变时序不同这 一事实来生成脉沖信号F。脉冲信号F fc^迟以设置预校准信号PRE_ZQ 的使能时间,即如上所述其被延迟约10ns,从而生成预校准信号 PRE_ZQ。图11示出图7中所描述的控制单元300的框图。控制单元300包括 逻辑门1101和反相器1102。逻辑门1101对ZQ校准信号ZQINIT和预 校准信号PRE—ZQ进行NOR运算。反相器1102反转逻辑门1101的输 出。控制单元300分别响应于由ZQ校准信号发生器100生成的ZQ校准 信号ZQCS、 ZQINIT和ZQOPER来使能新的ZQ校准信号 ZQCS—NEW、 ZQINIT—NEW和ZQOPER_NEW。当从预校准信号发 生器200使能预校准信号PRE_ZQ时,控制单元300使能ZQ校准 ZQINIT_NEW以进行初始ZQ校准。在该情况下,通过传统ZQ校准,当预校准信号PRE-ZQ在初始化 期间被使能时,半导体存储器件还进行初始ZQ校准。当半导体存储器件 在初始化期间被通电时,响应于预校准信号PRE—ZQ和传统ZQ校准信 号ZQINIT进行初始ZQ校准。因此,即使PVT变化大,半导体存储器 件也可完成ZQ校准并稳定地^Mt。尽管图11示出了由预校准信号PRE一ZQ使能ZQ校准信号 ZQINIT_NEW的优选实施例,然而还通过调整控制单元300的结构来4吏 能ZQ校准信号ZQCS_NEW或ZQOPER_NEW。在该情况下,还可以 调整根据预校准信号PRE_ZQ的初始ZQ校准的操作时间。根据本发明的ZQ校准控制器还可包括图1中所描述的时间计数器, 但是这在图7中被省略。时间计数器接收ZQ校准信号ZQCS_NEW、 ZQINIT—NEW和ZQOPER—NEW,并根据ZQ校准信号ZQCS_NEW、 ZQINIT_NEW和ZQOPER—NEW激活比较器预定的时间。半导体存储 器件根据ZQ校准信号ZQCS_NEW、 ZQINIT_NEW和ZQOPER—NEW 进行相对应类型的ZQ校准。图12示出根据本发明的ZQ校准控制器的操作的信号时序图。当在半导体存储器件的初始化期间发生复位信号RESETb或通电信号POWER—UPb的水平转变时,在预定时间后使能预校准信号PRE—ZQ。 ZQ校准信号ZQINIT一NEW通过预校准信号PRE_ZQ使能且在初始化 期间进行ZQ校准。另外,ZQ校准信号ZQINIT_NEW通过ZQ校准命 令ZQC使能。半导体存储器件另外地在初始化期间进行ZQ校准。也就是说,传统的ZQ校准电路进行对应于图12所示的ZQ校准信 号ZQINIT—NEW的第二使能的ZQ校准。根据本发明,ZQ校准电M 次进行ZQ校准,其对应于由预校准信号PRE—ZQ使能的ZQ校准信号 ZQINIT_NEW的第一使能。因此,即使PVT变化大,半导^储器件 也可完成ZQ校准。图13示出在根据本发明的ZQ校准电路的ZQ和ZQ'节点上的电压 水平的信号时序图。因为根据本发明的半导体存储器件另外地在初始化期间进行ZQ校 准,所以对于在ZQ和ZQ'节点上的电压水平来说有可能在初始化期间稳 定地达到目标水平。根据本发明,用于进行半导体存储器件的ZQ校准的方法包括响应于 初始化信号进行预校准和响应于ZQ校准命令进行ZQ校准。响应于复位 信号和通电信号中的至少一个进行预校准。还响应于外部命令进行ZQ校 准。虽然已经参照特定的优选实施例描述了本发明,但是对本领域技术人员来说,显然在不偏离权利要求中所定义的本发明的精神和范围的4Ht下 可作出各种变化和修改。
权利要求
1.一种半导体存储器件的ZQ校准控制器,包括第一信号发生器,用于在所述半导体存储器件的初始化期间生成预校准信号;第二信号发生器,用于响应于ZQ校准命令生成ZQ校准信号;以及控制单元,用于响应于所述预校准信号和所述ZQ校准信号,输出信号以控制ZQ校准。
2. 权利要求1所述的ZQ校准控制器,其中所述ZQ校准信号 中的每一个对应于所述ZQ校准的特定操作持续时间。
3. 权利要求l所述的ZQ校准控制器,其中响应于在初始化期 间逻辑水平改变的初始化信号生成所述预校准信号。
4. 权利要求3所述的ZQ校准控制器,其中所述初始化信号从 包括复位信号、通电信号及其组合的组中选择。
5. 权利要求l所述的ZQ校准控制器,其中所述ZQ校准命令 响应于芯片选择信号、行地址选通信号、列地址选通信号和写使能信 号被使能。
6. 权利要求2所述的ZQ校准控制器,其中当所述预校准信号 被使能时,所述控制单元根据所述ZQ校准信号中的一个控制所述 ZQ校准的操作持续时间。
7. 权利要求3所述的ZQ校准控制器,其中所述预校准信号和 所述ZQ校准信号是脉冲类型的信号。
8. 权利要求7所述的ZQ校准控制器,其中所述第一信号发生 器包括第一^jf目器,用于反转复位信号;第一延迟单元,用于延迟所述第一反相器的输出;逻辑门,用于对所述复位信号和所述第一延迟单元的输出进行 NAND运算;第二反相器,用于反转所述逻辑门的输出;以及第二延迟单元,用于延迟所述第二反相器的输出,从而生成所述 预校准信号。
9. 权利要求7所述的ZQ校准控制器,其中所述第一信号发生 器包括第一延迟单元,用于延迟通电信号; 第一>^相器,用于反转所述通电信号;逻辑门,用于对所述第一延迟单元和所述第一反相器的输出进行 NAND运算;第二反相器,用于反转所述逻辑门的输出;以及第二延迟单元,用于延迟所述第二反相器的输出,从而生成所述 预校准信号。
10. 权利要求7所述的ZQ校准控制器,其中所述第一信号发生 器包括逻辑门,用于对通电信号和复位信号进行NAND运算;反相器,用于反转所迷逻辑门的输出;以及延迟单元,用于延迟所述反相器的输出,从而生成所述预校准信号。
11. 权利要求6所述的ZQ校准控制器,其中所述控制单元包括逻辑门,用于对所述预校准信号和所述ZQ校准信号中的一个进 行NOR运算;反相器,用于反转所迷逻辑门的输出;以及发送器,用于发送其余ZQ校准信号。
12. 权利要求1所述的ZQ校准控制器,其中所述控制单元控制 生成上拉码和下拉码的ZQ校准电路的激活。
13. —种半导M储器件的ZQ校准电路,包括 ZQ校准单元,用于进行ZQ校准;ZQ校准控制器,用于响应于ZQ校准命令激活所述ZQ校准单 元;以及预校准控制器,用于响应于所述半导体存储器件的初始化信号激活所述ZQ校准单元。
14. 权利要求13所述的ZQ校准电路,其中所述ZQ校准单元 在根据所述ZQ校准命令的初始ZQ校准之前响应于所述初始化信号 进行所述ZQ校准。
15. 权利要求14所述的ZQ校准电路,其中所述ZQ校准命令 响应于芯片选择信号、行地址选通信号、列地址选通信号和写使能信 号4皮使能。
16. 权利要求14所述的ZQ校准电路,其中所迷初始化信号从 复位信号、通电信号及其组合中选择。
17. —种用于进行半导体存储器件的ZQ校准的方法,所述方法 包括响应于所述半导体存储器件的初始化信号进行预校准; 响应于ZQ校准命令进行ZQ校准。
18. 权利要求17所述的方法,其中响应于从复位信号、通电信 号及其组合中选择的初始化信号进行所述预校准。
19. 权利要求17所述的方法,其中从外部器件输入所述ZQ校 准命令。
全文摘要
本发明提供一种ZQ校准控制器和用于ZQ校准的方法。ZQ校准电路另外地在半导体存储器件的初始操作中进行ZQ校准。ZQ校准电路的ZQ校准控制器包括第一信号发生器、第二信号发生器和控制单元。第一信号发生器在半导体存储器件的初始化期间生成预校准信号。第二信号发生器响应于ZQ校准命令生成ZQ校准信号。控制单元响应于预校准信号和ZQ校准信号输出信号以控制ZQ校准。
文档编号H03K3/037GK101261874SQ20081000656
公开日2008年9月10日 申请日期2008年3月6日 优先权日2007年3月8日
发明者朴起德, 金基镐 申请人:海力士半导体有限公司
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