专利名称：恒流电路及使用恒流电路的发光二极管驱动装置的制作方法
技术领域：
本发明涉及恒流电路，尤其涉及用于驱动发光二极管(LED)等的恒流电 路及使用该恒流电路的发光二极管驱动装置。
背景技术：
显示装置用的发光二极管为了降低亮度偏差一般用恒流驱动。根据用途 调整发光二极管亮度场合，通过改变恒流电路的电流设定进行调整，但发光 二极管的电压降因驱动电流发生很大变化。因此,形成恒流电路输出端的输 出晶体管的端电压发生很大变化。通常，恒流电路将MOS型晶体管的漏电极作为输出端，若该输出端电压发 生很大变化，则由于MOS型晶体管的沟道长调制效果，输出电流变化，存在发 光二极管亮度发生偏差问题。为了解决这样的问题，提出过图8那样的恒流电路。
在图8中，醒0S型晶体管M111， M112， M141及M142形成低电压栅地-阴地 型电流反射镜电路，以醒0S型晶体管M111和M112的晶体管尺寸比决定的比率， 由电流iref l得到输出电流iout，将该输出电流iout供给与输出端OUT连接的 外部负载110。误差放大电路0P102控制NM0S型晶体管M116，使得电阻R111及 NM0S型晶体管M116的连接部成为基准电压Vref，若电阻Rlll的电阻值设为 rlll，则流过电阻Rlll的电流iref2成为iref2-Vref/r111。电流iref2在构 成电流反射镜电路的PM0S型晶体管M115和M114折返成为电流irefl。构成向外部负载110供给电流的输出电路的醒OS型晶体管M111， M112， M141及M142形成栅地-阴地型电流反射镜电路，因此，NM0S型晶体管M112的漏 电压与输出端OUT的电压无关，通常与匿0S型晶体管M111的漏电压相等，输出 端OUT的电压变化对输出电流iout的电流值影响小。但是，若使得NM0S型晶体管M112和M142串联连接构成向输出端0UT供给电流的输出晶体管，则即使以低电压栅地-阴地型电流反射镜电路构成输出 电路，为了输出晶体管在能维持恒流精度的饱和区域动作，必要的输出端OUT 的电压变大。例如，将丽OS型晶体管Mlll， M112， M141及M142设为晶体管尺寸相等的 同一导电型的晶体管，将其阈值电压设为Vthn，栅极-源极间电压设为Vgs2， 激励励电压设为Vov，则NM0S型晶体管M112的漏极-源极间电压Vdsl成为以下 (a)式Vdsl=Vbias—Vgs2 (a)若将偏压Vbias设定为Vbias-Vgs2 + Vov，使得NM0S型晶体管M112在线 性区域和饱和区域交界处动作，则上述(a)式成为以下(b)式 Vdsl=Vov (b)若醒0S型晶体管M142也与醒0S型晶体管M112相同，在线性区域和饱和区 域交界处动作，则NM0S型晶体管M142的漏极-源极间电压Vds2成为以下(c) 式Vds2=Vov (c)因此，输出端OUT的最小电压Vomin成为以下(d)式 Vomin=Vdsl+Vds2 = 2XVov (d)在一般的CMOS型处理中，最小电压Vomin为O. 6-1. 0V。若输出端OUT的电 压大，则在恒流电路的输出晶体管中消耗电力变大。为了驱动发光二极管，输 出大电流,使用非常大尺寸的输出晶体管，因此，若串联连接两个MOS型晶体 管构成输出晶体管，存在芯片面积大幅度增加的问题。再有，NM0S型晶体管M142的漏极-源极间电压因输出端OUT的电压发生大 的变化，但NM0S型晶体管M141的漏极-源极间电压成为(Vthn+Vov) —Vov = Vthn，丽0S型晶体管M141和M142由于漏极-源极间电压不同，栅极-源极间电 压也不同。即，醒0S型晶体管M111和M112的漏极-源极间电压不同，在输出电 流iout中产生系统误差。为了解决这样的问题，提出了如图9所示那样的稳定的恒流电路，即使与 恒流电路的输出端连接的外部负载变化，输出电流也不变化，即使在输出端 电压小场合也能在饱和区域动作(例如参照专利文献l)。这种场合，可变电阻器R合适地调整场合，即使不适用栅地-阴地型电流 反射镜电路，也能使得醒0S型晶体管NT1和NT2的漏极-源极间电压相等，不会 发生系统误差，能精度良好地输出恒流。专利文献1:特开平9-319323号公报但是，丽0S型晶体管NT2的漏极电压只能从在醒0S型晶体管NT2在饱和区 域动作的电压到醒0S型晶体管NT2的栅极-源极间电压范围调整。即，若将 丽0S型晶体管NT2的阈值电压设为Vthn，激励励电压设为Vov2，则不发生系统 误差能输出恒流的输出端OUT的电压Vo范围如下Vov2《Vo《Vthn + Vov2，存 在输出端OUT的电压Vo的可变动范围大幅度被限制的问题。发明内容本发明就是为解决上述先有技术所存在的问题而提出来的，本发明的目 的在于,提供恒流电路及使用恒流电路的发光二极管驱动装置，能以简单电 路输出不依赖输出端电压的高精度的恒流，不降低恒流输出精度地减小输出 端电压,能大幅度减少消耗电力。为了实现上述目的，本发明提出以下方案(1) 一种恒流电路，生成所定恒流供给负载，其特征在于，包括 第一晶体管，由M0S型晶体管构成，流过与输入到栅极的控制信号相对应的电流；第二晶体管，由与上述第一晶体管同一导电型的MOS型晶体管构成，栅极 及源极与上述第一晶体管的栅极及源极分别对应连接，同时，上述负载与漏 极连接，向上述负载供给与输入到栅极的上述控制信号相对应的电流；电压调整电路部，根据上述第二晶体管的漏极电压，控制上述第一晶体 管的漏极电压；恒流发生电路部，由第一恒流源构成，所述第一恒流源将所定第一恒流 通过所述电压调整电路部供给上述第一晶体管；电平移位电路部，使得所述电压调整电路部和恒流发生电路部的连接部 的电压电平移位，向上述第一晶体管及第二晶体管的各栅极输出。(2) 在(l)的恒流电路中，其特征在于所述电平移位电路部包括第三晶体管，由MOS型晶体管构成，栅极与上述电压调整电路部和恒流发生电路部的连接部连接；第二恒流源，向所述第三晶体管供给所定的第二恒流； 所述第三晶体管和第二恒流源形成源极输出电路，所述第三晶体管和第二恒流源的连接部与上述第一晶体管及第二晶体管的各栅极连接，使得上述电压调整电路部和恒流发生电路部的连接部电压电平移位上述第三晶体管的栅极-源极间电压。(3) 在(1)或(2)中记载的恒流电路中，其特征在于 所述电压调整电路部包括第四晶体管，由MOS型晶体管构成，连接在上述恒流发生电路部和第一晶 体管之间；第五晶体管，由与上述第四晶体管同一导电型的MOS型晶体管构成， 一端 与上述第二晶体管的漏极连接，栅极与上述第四晶体管的栅极连接； 第三恒流源，向所述第五晶体管的另一端供给所定的第三恒流； 所述第四晶体管和所述第五晶体管的各栅极的连接部与上述第三恒流 源和上述第五晶体管的连接部连接，控制上述第四晶体管动作，使得上述第 一晶体管的漏极电压与上述第二晶体管的漏极电压相等。(4) 在(3)的恒流电路中，其特征在于设定上述第一恒流及第三恒流,使得电流比与上述第四晶体管和第五晶 体管的电流放大率比相等。(5) 在(3)或(4)中记载的恒流电路中，其特征在于 上述第四晶体管是与上述第一晶体管同一导电型、同一尺寸的晶体管。(6) 在(1)或(2)中记载的恒流电路中，其特征在于 所述电压调整电路部包括第四晶体管，由MOS型晶体管构成，连接在上述恒流发生电路部和第一晶 体管之间；电压生成电路，用于生成将所定电压施加到上述第二晶体管的漏极电压 上的电压；第五晶体管，由与上述第四晶体管同一导电型的MOS型晶体管构成，在上 述电压生成电路生成的电压输入该第五晶体管一端，其栅极与上述第四晶体 管的栅极连接；第三恒流源，向所述第五晶体管的另一端供给所定的第三恒流；所述第四晶体管和所述第五晶体管的各栅极的连接部与上述第三恒流 源和上述第五晶体管的连接部连接，控制上述第四晶体管动作，使得上述第 一晶体管的漏极电压比上述第二晶体管的漏极电压大上述所定电压。(7) 在(1)或(2)中记载的恒流电路中，其特征在于 所述电压调整电路部包括第四晶体管，由MOS型晶体管构成，连接在上述恒流发生电路部和第一晶 体管之间；第五晶体管，由与上述第四晶体管同一导电型的MOS型晶体管构成， 一端 与上述第二晶体管的漏极连接，栅极与上述第四晶体管的栅极连接； 第三恒流源，向所述第五晶体管的另一端供给所定的第三恒流； 所述第四晶体管和所述第五晶体管的各栅极的连接部与上述第三恒流 源和上述第五晶体管的连接部连接，控制上述第四晶体管动作，使得上述第 一晶体管的漏极电压比上述第二晶体管的漏极电压大所定电压。(8) 在(1)或(2)中记载的恒流电路中，其特征在于，所述电压调整电路部 包括比较电路，比较上述第一晶体管和第二晶体管的各漏极电压，生成表示 该比较结果的信号输出；电压调整电路，根据来自该比较电路的表示比较结果的信号，根据上述 第二晶体管的漏极电压，控制上述第一晶体管的漏极电压。(9) 在(8)的恒流电路中，其特征在于所述比较电路由误差放大电路构成，上述第一晶体管和第二晶体管的各 漏极电压输入该误差放大电路对应的输入端；所述电压调整电路由MOS型第四晶体管构成，上述误差放大电路的输出 信号输入栅极，与上述第一晶体管的漏极串联连接。(10) 在(8)或(9)中记载的恒流电路中，其特征在于所述第四晶体管是与上述第一晶体管同一导电型的晶体管，上述误差放 大电路控制上述第四晶体管的动作，使得上述第一晶体管的漏极电压与上述 第二晶体管的漏极电压相等。(11) 在(8)或(9)中记载的恒流电路中,其特征在于所述第四晶体管是与上述第一晶体管同一导电型的晶体管，上述误差放 大电路具有所定的输入偏离电压，使得上述第一晶体管的漏极电压比上述第 二晶体管的漏极电压大所定电压。(12) 在(3)-(7)， (9)-(ll)中任一个记载的恒流电路中，其特征在于 所述电压调整电路部设有电容器，其连接在上述第四晶体管和上述恒流发生电路部的连接部与上述第四晶体管的栅极之间。(13) 在(1) - (12)中任一个记载的恒流电路中，其特征在于 所述第一晶体管，第二晶体管，电压调整电路部，恒流发生电路部及电平移位电路部集成在一个IC中。(14) 一种发光二极管驱动装置，设有生成所定恒流供给发光二极管的恒 流电路，其特征在于，所述恒流电路为上述(1)-(13)中任一个所述的恒流电 路。按照本发明的恒流电路及发光二极管驱动装置，能大幅度减少芯片面积， 同时，能输出不依赖作为与负载的连接部的电压的端电压的高精度的恒流， 不降低恒流输出精度地减小上述端电压，能大幅度减少消耗电力。能大幅度 扩大能输出高精度电流的上述端电压，能得到非常高的通用性。
图l是本发明第一实施形态的恒流电路构成例的方框图。图2是图1的恒流电路l的电路例。图3表示图1的恒流电路l的输出电流特性例。图4是本发明第一实施形态的恒流电路的另一电路例。图5表示本发明第二实施形态的恒流电路的电路例。图6表示本发明第三实施形态的恒流电路的电路例。图7是本发明第一至第三各实施形态的恒流电路的另一构成例的方框图。图8是以往恒流电路例的电路图。 图9是以往恒流电路另一例的电路图。
具体实施方式
下面，参照附图所示实施形态，详细说明本发明。在以下实施例中，虽然 对构成要素，种类，组合，形状，相对配置等作了各种限定，但是，这些仅仅是 例举，本发明并不局限于此。第一实施形态图l是本发明第一实施形态的恒流电路构成例的方框图。图1的恒流电路1生成所定的恒流，从输出端0UT供给发光二极管等外部 负载IO，由画0S型晶体管M1， M2，生成所定的恒流il输出的恒流源2，电平移 位电路3及电压调整电路4构成。在图1中，外部负载10是发光二极管，恒流电 路l构成发光二极管驱动装置场合，发光二极管的阳极与电源电压Vdd2连接， 发光二极管的阴极与输出端0UT连接。外部负载10连接在电源电压Vdd2和输出端OUT之间，薩0S型晶体管M2的 漏极与输出端OUT连接，NM0S型晶体管M1及M2的各源极分别与接地电压连接。 NM0S型晶体管M1及M2的各栅极连接，通过电平移位电路3控制该连接部的电 压。从以电源电压Vddl为电源的恒流源2供给的电流，通过电压调整电路4输 入NMOS型晶体管M1的漏极。电压调整电路4根据應0S型晶体管M2的漏极电压调整湖0S型晶体管M1的 漏极电压，使得丽0S型晶体管M1的漏极电压与丽0S型晶体管M2的漏极电压相 等。电平移位电路3控制NM0S型晶体管M1及M2的各栅极电压，使得恒流源2和 电压调整电路4的连接部的电压电平移位所定电压。g卩，电平移位电路3使得 恒流源2和电压调整电路4的连接部的电压以所定电压电平移位，将所得电压 输出到NM0S型晶体管M1及M2的各栅极。图2是图1的恒流电路1的电路例。在图2中，电平移位电路3由NM0S型晶体管M13以及供给所定恒流i2的恒 流源U构成，电压调整电路4由醒0S型晶体管M14,M15以及供给所定恒流i3的恒流源15构成。恒流源2和丽0S型晶体管M14串联连接在电源电压Vddl和丽0S型晶体管 Ml的漏极之间，恒流源2和醒0S型晶体管M14的连接部与丽0S型晶体管M13的 栅极连接。醒0S型晶体管M13和恒流源ll串联连接在电源电压Vddl和接地电压之间， 丽0S型晶体管M13和恒流源11的连接部与丽0S型晶体管M1及M2的各栅极连 接。恒流源15和丽0S型晶体管M15串联连接在电源电压Vddl和醒0S型晶体管 M2的漏极之间，應0S型晶体管M14和NM0S型晶体管M15的各栅极连接，该连接 部与丽0S型晶体管M15的漏极连接。NM0S型晶体管M1构成第一晶体管，丽0S型晶体管M2构成第二晶体管，恒 流源2构成第一恒流源，电平移位电路3构成电平移位电路部，电压调整电路4 构成电压调整电路部。丽0S型晶体管M13构成第三晶体管，醒0S型晶体管M14 构成第四晶体管，丽0S型晶体管M15构成第五晶体管，恒流源ll构成第二恒流 源，恒流源15构成第三恒流源。恒流电路1可以集成在一IC中。在这种构成中，NM0S型晶体管M13和恒流源11形成源极输出电路，使得作 为恒流源2和醒0S型晶体管M14的连接部电压的醒0S型晶体管M14的漏极电压 电平移位醒0S型晶体管M13的栅极-源极间电压，所得电压输出到丽OS型晶体 管M1及M2的各栅极。下面，将NMOS型晶体管Ml, M2， M13， M14及M15的各栅极-源极间电压分别 设为Vgsl， Vgs2， Vgsl3， Vgsl4, Vgsl5，画0S型晶体管M1及M2的各漏极-源 极间电压分别设为Vdsl及Vds2。丽0S型晶体管M15的源极电压与醒OS型晶体管M2的漏极电压相等，因此， NM0S型晶体管M15的栅极电压Vgl5成为下式(1):Vgl5=Vds2+Vgsl5 (1)NM0S型晶体管M14和M15的各栅极连接，腿0S型晶体管Ml的漏极电压Vdl 成为从應0S型晶体管M15的栅极电压Vgl5降低NM0S型晶体管M14的栅极-源极 间电压Vgsl4，从上述式(1)成为下式(2):Vdl=Vgl5 —Vgsl4二 (Vds2+Vgs15) —Vgsl4 (2)在此，将NM0S型晶体管M14和M15设为同一导电型、阈值电压为Vthn的 醒OS型晶体管，NM0S型晶体管M14和M15的各电流放大率e分别设为P14， P 15，恒流il成为下式(3)，恒流i3成为下式(4):il= 0 14X (Vgsl4—Vthn)2 (3)i3= 3 15X (Vgsl5—Vthn)2 (4)由此，下式(5)成立il / i3= e 14/3 15X (Vgsl4—Vthn)2/(Vgsl5—Vthn)2 (5) 从该式(5)，下式(6)成立，根据上述式(2) ， Vdl=Vd2。 il / 3 14=i3/e 15 (6)通过分别设定醒OS型晶体管M14和M15的各晶体管尺寸及恒流il， i3，使 得成为上述式(6)，在丽0S型晶体管M1及M2中，栅极电压，漏极电压及源极电 压分别相等，不会受到入特性的影响，醒0S型晶体管M2能正确输出由与醒OS 型晶体管M1的晶体管尺寸比决定的电流。丽0S型晶体管M14的漏极电压Vdl4成为Vdl4=Vgsl + Vgsl3若将醒0S型晶体管M14的漏极-源极间电压设为Vds14，则成为 Vdl+Vdsl4=Vdl4=Vgsl+Vgsl3 由于Vdl二Vd2，得到下式(7): Vdsl4=Vgsl+Vgsl3—Vd2 (7)若将醒0S型晶体管M14的激励电压设为Vov14，则为使臓0S型晶体管M14 在饱和区域动作，需要Vdsl4》Vov14，由上述式(7)成为 Vgsl+Vgsl3—Vd2》Vov14在此，NM0S型晶体管M1和M14是同一导电型，同一尺寸，NM0S型晶体管M1 的阈值电压设为Vthn，激励电压设为Vovl，则成为 Vthn+Vovl+Vgs3—Vd2》Vov14 由于Vovl:Vov14，成为 Vthn+Vgs3—Vd2X) Vthn+Vgs3》Vd2将NM0S型晶体管M13的阈值电压设为Vthn，激励电压设为Vov13，则成为Vthn+ (Vthn+Vov13)》Vd2 得到下式(8):Vds2=Vd2《VthnX2+Vovl3 (8)阈值电压Vthn是在制造过程中决定的参数，激励电压Vovl3能通过NM0S 型晶体管M13的晶体管尺寸及流过NM0S型晶体管M13的电流i2任意设定。因此， 能与画0S型晶体管M2的漏极电压Vd2的变化一致,决定电路动作电压。下面，说明为使NM0S型晶体管M2在饱和区域动作的最低漏极电压。若设NM0S型晶体管M2的阈值电压为Vthn，激励电压为Vov2，则为使NMOS 型晶体管M2在饱和区域动作的条件成为下式(9):Vds2》Vgs2—Vthn-Vov2 (9)由此，输出端0UT的电压Vo的最低电压为Vov2，与以往相比，能降低到二 分之一。例如，若Vthn二O. 8V, Vov2 = 0. 3V， Vovl3 = 0. 3V，则从上述(8)式得知能 控制使得NM0S型晶体管M11和丽0S型晶体管M2的漏极电压相等的条件Vds2 《1.9V。根据上述式(9)，NM0S型晶体管M2在饱和区域动作的条件成为Vds2 》0.3V。 g卩，能在下式(10)范围维持输出电流精度0. 3V《Vds2《1. 9V (10)与此相反，图8所示以往例场合，若Vthn二O. 8V， Vov = 0. 3V，则能维持输 出电流精度的条件成为Vo《l.lV。输出晶体管能在饱和区域动作的最小端 电压成为Vo》0.3V。 g卩，能在下式(ll)范围维持输出电流精度0. 3V《Vo《1. IV (11)考虑上述条件式(10)， (11)的输出电流特性例表示在图3中。在图3中，实 线表示的特性表示本实施形态的恒流电路l的输出电流特性，虚线表示的特 性表示以往技术的恒流电路的输出电流特性。从图3可知，以往技术场合，能维持输出电流精度的漏极-源极间电压 Vds2的最大电压为1. IV，而在本第一实施形态的恒流电路l中，能大幅度地增 大到1.9V。图3是一例，激励电压Vovl3能任意设定，因此，很容易将漏极-源 极间电压Vds2的最大值设为1. 9V以上。下面，图4是本发明第一实施形态的恒流电路的另一电路例。在图4中，与图2相同或相当者用相同符号表示,在此说明省略，仅说明与图2的不同点。图4与图2的不同点在于变更电压调整电路4的电路构成。在图4中，电压调整电路4由误差放大电路17和丽0S型晶体管M14构成。在误差放大电路17中，非反转输入端与NM0S型晶体管M2的漏极连接，反转输入端与NM0S型晶体管M1的漏极连接，输出端与NM0S型晶体管M14的栅极连接。 在这种构成中，误差放大电路17控制丽0S型晶体管M14的栅极电压，使得NM0S型晶体管Ml的漏极电压Vdl和NM0S型晶体管M2的漏极电压Vd2相等，于是，Vdl=Vd2。此时，在醒0S型晶体管M1及M2中，栅极电压，漏极电压及源极电压分别相 等，不会受到A特性影响，NM0S型晶体管M2能正确地输出由与NMOS型晶体管 Ml的晶体管尺寸比决定的电流。这样,通过由误差放大电路17构成的负反馈 控制，能更正确地使得醒0S型晶体管M1和醒0S型晶体管M2的各漏极电压相 等。这样，本第一实施形态的恒流电路不需要与以往技术的栅地-阴地放大 器元件相当的图8的醒0S型晶体管M141及M142，能大幅度减少芯片面积，不发 生因输出端OUT的电压变化引起的系统误差，能输出高精度的输出电流。使得 输出端OUT的最低电压降低到二分之一，能使得在输出晶体管消耗的电力减 少到二分之一，同时，能大幅度扩展能输出高精度的输出电流的输出端的电 压范围，能得到非常高的通用性。第二实施形态在上述第一实施形态中，电路起动时，或改变恒流il的电流值时，NMOS型 晶体管M13的栅极电压急剧变化，有时在输出电流iout中发生上冲或下冲，第 二实施形态用于防止这种在输出电流iout中发生的上冲或下冲。图5表示本发明第二实施形态的恒流电路的电路例。在图5中，与图2相同 或相当者用相同符号表示，在此说明省略，仅说明与图2的不同点。图5与图2的不同点在于，在丽0S型晶体管M14的漏极-栅极间追加电容器Cll。在图5中，电容器C11使得电路动作稳定，尤其用于抑制电路起动时或恒 流il的设定变更时等产生的NM0S型晶体管M13的栅极电压急剧变化，防止发生输出电流iout的上冲或下冲。在图5中，例示图2电路构成场合，但是，同样也能适用于图4电路构成场合。这样，在本第二实施形态的恒流电路中，能得到与上述第一实施形态相同的效果，同时，能防止发生输出电流iout的上冲或下冲，不会将过流供给外 部负载IO，能防止发生不良状况。 第三实施形态在上述第一实施形态中，因制造偏差等，在控制使得丽0S型晶体管M1的漏极电压比NM0S型晶体管M2的漏极电压 小的状态下，NM0S型晶体管M2的漏极电压低下，NM0S型晶体管M1在线性区域 动作，则为了使得恒流il流过醒OS型晶体管Ml，丽0S型晶体管M1的栅极电压 发生很大上升。此时，与NM0S型晶体管M1的漏极电压相比，醒0S型晶体管M2 的漏极电压大，若NM0S型晶体管M2在饱和区域动作，则有时发生输出电流成 为设定电流以上的误动作。第三实施形态用于防止这种误动作。图6表示本发明第三实施形态的恒流电路的电路例。在图6中，与图2相同 或相当者用相同符号表示，在此说明省略，仅说明与图2的不同点。图6与图2的不同点在于，设有偏离电压生成电路21，在NM0S型晶体管M2 的漏极电压上加上所定的偏离电压Vof，偏离电压生成电路21将上述得到的 电压施加在匪0S型晶体管M15的源极上，由此，能在NM0S型晶体管M14及M15的 栅极-源极之间分别设有偏离电压Vof。因此，NM0S型晶体管M1的漏极电压总 能控制为比NM0S型晶体管M2的漏极电压大偏离电压Vof。偏离电压生成电路 21构成电压生成电路。在图6中，例示设有偏离电压生成电路21场合，但是，也可以不设有偏离 电压生成电路21，通过改变NM0S型晶体管M14和NM0S型晶体管M15的晶体管尺 寸等，改变廳0S型晶体管M14和NM0S型晶体管M15的特性，使其发生偏离电压 Vof 。在图6中，例示图2电路构成场合，但是，在图4的误差放大电路17中通过 设有输入偏离电压，也能得到与图6场合相同的效果。本第三实施形态的恒流 电路也能适用上述第二实施形态构成的恒流电路，这种场合，可以在本第三 实施形态的恒流电路的丽0S型晶体管M14的漏极和栅极之间设置上述第二实施形态所示的电容器Cll。这样，在本第三实施形态的恒流电路中，能得到与上述第一实施形态相 同的效果，同时，能防止因制造偏差等所引起的输出电流成为设定电流以上 这样的误动作发生。上面参照
了本发明的实施例，但本发明并不局限于上述实施 例。在本发明技术思想范围内可以作种种变更，它们都属于本发明的保护范 围。例如，在上述第一至第三实施形态中，电源电压Vddl和Vdd2既可以是相同电压，也可以是不同电压。上述恒流电路l也可以与生成电源电压Vddl的电源电路和/或生成电源 电压Vdd2的电源电路一起集成在一IC中。这种场合，也可以使得外部负载IO 与恒流电路1一起集成在一IC中。在上述第一至第三实施形态中，例示输出晶体管使用NMOS型晶体管场合， 但本发明并不局限于此，也可以适用输出晶体管使用PMOS型晶体管场合。这 种场合，图1成为图7所示。在图7中，外部负载10是发光二极管，恒流电路1构 成发光二极管驱动装置场合，发光二极管的阴极与接地电压连接，发光二极 管的阳极与输出端OUT连接。
权利要求
1.一种恒流电路，生成所定恒流供给负载，其特征在于，包括第一晶体管，由MOS型晶体管构成，流过与输入到栅极的控制信号相对应的电流；第二晶体管，由与上述第一晶体管同一导电型的MOS型晶体管构成，栅极及源极与上述第一晶体管的栅极及源极分别对应连接，同时，上述负载与漏极连接，向上述负载供给与输入到栅极的上述控制信号相对应的电流；电压调整电路部，根据上述第二晶体管的漏极电压，控制上述第一晶体管的漏极电压；恒流发生电路部，由第一恒流源构成，所述第一恒流源将所定第一恒流通过所述电压调整电路部供给上述第一晶体管；电平移位电路部，使得所述电压调整电路部和恒流发生电路部的连接部的电压电平移位，向上述第一晶体管及第二晶体管的各栅极输出。
2. 根据权利要求l中记载的恒流电路，其特征在于 所述电平移位电路部包括第三晶体管，由MOS型晶体管构成，栅极与上述电压调整电路部和恒流发生电路部的连接部连接；第二恒流源，向所述第三晶体管供给所定的第二恒流； 所述第三晶体管和第二恒流源形成源极输出电路，所述第三晶体管和第二恒流源的连接部与上述第一晶体管及第二晶体管的各栅极连接，使得上述电压调整电路部和恒流发生电路部的连接部电压电平移位上述第三晶体管的栅极-源极间电压。
3. 根据权利要求1或2中记载的恒流电路，其特征在于所述电压调整电路部包括第四晶体管，由MOS型晶体管构成，连接在上述恒流发生电路部和第一晶 体管之间；第五晶体管，由与上述第四晶体管同一导电型的MOS型晶体管构成， 一端与上述第二晶体管的漏极连接，栅极与上述第四晶体管的栅极连接；第三恒流源，向所述第五晶体管的另一端供给所定的第三恒流； 所述第四晶体管和所述第五晶体管的各栅极的连接部与上述第三恒流源和上述第五晶体管的连接部连接，控制上述第四晶体管动作，使得上述第一晶体管的漏极电压与上述第二晶体管的漏极电压相等。
4. 根据权利要求3中记载的恒流电路，其特征在于 设定上述第一恒流及第三恒流，使得电流比与上述第四晶体管和第五晶体管的电流放大率比相等。
5. 根据权利要求3或4中记载的恒流电路，其特征在于 上述第四晶体管是与上述第一晶体管同一导电型、同一尺寸的晶体管。
6. 根据权利要求1或2中记载的恒流电路，其特征在于所述电压调整电路部包括第四晶体管，由MOS型晶体管构成，连接在上述恒流发生电路部和第一晶 体管之间；电压生成电路，用于生成将所定电压施加到上述第二晶体管的漏极电压 上的电压；第五晶体管，由与上述第四晶体管同一导电型的MOS型晶体管构成,在上 述电压生成电路生成的电压输入该第五晶体管一端，其栅极与上述第四晶体 管的栅极连接；第三恒流源，向所述第五晶体管的另一端供给所定的第三恒流； 所述第四晶体管和所述第五晶体管的各栅极的连接部与上述第三恒流 源和上述第五晶体管的连接部连接，控制上述第四晶体管动作，使得上述第 一晶体管的漏极电压比上述第二晶体管的漏极电压大上述所定电压。
7. 根据权利要求1或2中记载的恒流电路，其特征在于 所述电压调整电路部包括第四晶体管，由MOS型晶体管构成，连接在上述恒流发生电路部和第一晶 体管之间；第五晶体管，由与上述第四晶体管同一导电型的MOS型晶体管构成， 一端 与上述第二晶体管的漏极连接，栅极与上述第四晶体管的栅极连接；第三恒流源，向所述第五晶体管的另一端供给所定的第三恒流； 所述第四晶体管和所述第五晶体管的各栅极的连接部与上述第三恒流 源和上述第五晶体管的连接部连接，控制上述第四晶体管动作，使得上述第 一晶体管的漏极电压比上述第二晶体管的漏极电压大所定电压。
8. 根据权利要求1或2中记载的恒流电路，其特征在于，所述电压调整电 路部包括比较电路，比较上述第一晶体管和第二晶体管的各漏极电压，生成表示该比较结果的信号输出；电压调整电路，根据来自该比较电路的表示比较结果的信号，根据上述 第二晶体管的漏极电压，控制上述第一晶体管的漏极电压。
9. 根据权利要求8中记载的恒流电路，其特征在于 所述比较电路由误差放大电路构成，上述第一晶体管和第二晶体管的各漏极电压输入该误差放大电路对应的输入端；所述电压调整电路由MOS型第四晶体管构成，上述误差放大电路的输出 信号输入栅极，与上述第一晶体管的漏极串联连接。
10. 根据权利要求8或9中记载的恒流电路，其特征在于所述第四晶体管是与上述第一晶体管同一导电型的晶体管，上述误差放 大电路控制上述第四晶体管的动作，使得上述第一晶体管的漏极电压与上述 第二晶体管的漏极电压相等。
11. 根据权利要求8或9中记载的恒流电路，其特征在于 所述第四晶体管是与上述第一晶体管同一导电型的晶体管，上述误差放大电路具有所定的输入偏离电压，使得上述第一晶体管的漏极电压比上述第 二晶体管的漏极电压大所定电压。
12. 根据权利要求3-7， 9-ll中任一个记载的恒流电路，其特征在于 所述电压调整电路部设有电容器，其连接在上述第四晶体管和上述恒流发生电路部的连接部与上述第四晶体管的栅极之间。
13. 根据权利要求1-12中任一个记载的恒流电路，其特征在于 所述第一晶体管，第二晶体管，电压调整电路部，恒流发生电路部及电平移位电路部集成在一个IC中。
14. 一种发光二极管驱动装置，设有生成所定恒流供给发光二极管的恒流电路，其特征在于，所述恒流电路为上述权利要求1-13中任一个所述的恒流电路。
全文摘要
本发明涉及恒流电路及发光二极管驱动装置。恒流电路包括流过与输入到栅极的控制信号相对应的电流的NMOS型晶体管(M1)；NMOS型晶体管(M2)，向外部负载(10)供给与输入到栅极的上述控制信号相对应的电流；电压调整电路(4)，根据NMOS型晶体管(M2)的漏极电压，控制NMOS型晶体管(M1)的漏极电压；恒流源(2)，通过电压调整电路(4)，将所定第一恒流供给NMOS型晶体管(M1)；电平移位电路(3)，使得电压调整电路(4)和恒流源(2)的连接部的电压电平移位，向NMOS型晶体管(M1)及(M2)的各栅极输出。能以简单电路得到恒流电路及发光二极管驱动装置，能输出不依赖输出端电压的高精度的恒流，不降低恒流输出精度地减小输出端电压，大幅度减少消耗电力。
文档编号H03F3/34GK101267705SQ200810083770
公开日2008年9月17日 申请日期2008年3月12日 优先权日2007年3月14日
发明者野田一平 申请人:株式会社理光