专利名称：相位锁定回路设备以及相位频率检测器的制作方法
技术领域：
本发明有关于锁相环(phase-lockloop，以下简称PLL)设备，特别有关于 具有开关延迟相位频率检测器(switch-delayed phase frequency detector)的锁相 环设备。
背景技术：
PLL设备是一种运用于频率产生器、无线接收器、通信设备等的主要组 件。请参考图1，图1为传统PLL设备的示意图。相位频率检测器(phase frequency detector,以下简称PFD)单元11接收参考时钟信号REF一CK以及 反馈时钟信号FBK一CK，测量此两信号之间的相位以及频率差异以输出相位 差异信号UP以及DN。电荷泵电路(Charge pump circuit)12接收相位差异信 号UP以及DN，并将其转换至电流以对回路滤波器(loop filter)13进行充电。 在图1中提供了传统回路滤波器13的电路。回路滤波器13接收来自电荷泵 电路12的电流，以限制电容电压VcoN的变化率，使得以较慢的升高或降低 对应于相位和频率的差异。电压控制振荡器(voltage-con加lled oscillator,以 下简称VCO)14根据电压VcoN产生输出时钟信号。除法器15具有参数N以 产生反馈时钟信号FBK—CK，其中反馈时钟信号FBK—CK的周期为输出时钟 信号周期的N倍。理想状况下，当PLL处于锁定状态下，相位差异信号UP 与频率差异信号DN同步。图2为相位频率检测器以及电荷泵电路的示意图。相位频率检测器21 包含第一D触发器23，第二D触发器24，与门26以及具有延迟Td的延迟 单元25。相位频率检测器21输出两信号UP以及DN以控制电荷泵电路22。 当相位频率检测器21以及电荷泵电路22被PLL设备锁定后，其时序图如图 3所示，图3为相位频率检测器21相关的信号的时序图。其中信号UP以及DN的高电平脉冲宽度分别为Tpup以及T—。假设信号UP以及DN完全匹配， 换句话说，1叩=1血=1以及Tpup = Tpdn = Td。当PLL设备锁定，由于电荷泵 电路22所提供的电荷需为0，则回路滤波器的电压为固定的。为了保持锁定 状态，需要满足以下等式; ;p = 4 ()然而，如果电流Iup以及U没有匹配，为了满足式(l)，脉冲宽度Tpup以及T—需要被调整。假设下降电流U为上升电流Iup的80。/。，即^,0.8.;。 为了满足式(l)，脉冲宽度Tpdn为脉冲宽度Tpdn的125%。由于相位频率检测器21排列信号UP以及DN的下降缘(falling edge),由于脉冲宽度Tpup以及 Tpd。的差异，信号DN的上升缘(rising edge)领先于信号UP的上升缘。如果 脉冲宽度Tpup为lns，将导致0.25ns的固定相位误差。同样的，如果下降电 流Idn比上升电流Iup要小，由于脉冲宽度Tpup以及Tpdn的差异，信号UP的 上升缘领先于信号DN的上升缘。发明内容为了解决上述技术问题，本发明提供一种相位锁定回路设备以及相位频 率检测器。本发明提供一种相位锁定回路设备，包含相位频率检测器，具有第一延迟时间以及第二延迟时间，以测量相位锁定回路设备的参考信号以及时钟信号以输出上升信号以及下降信号；电荷泵电路，接收上升信号以及下降信号，并将上升信号以及下降信号转换成电流；回路滤波器，接收电流并将电流转换成电压；以及电压控制振荡器，接收电压并输出输出时钟信号；其中当参 考信号与时钟信号同步且电荷泵电路的电流已被校正，上升信号以及下降信号的高电平脉冲宽度基于第一延迟时间所决定，以及当参考信号与时钟信号 不同步且电荷泵电路的电流未被校正，上升信号以及下降信号的高电平脉冲 宽度基于第二延迟时间所决定。本发明提供一种相位频率检测器，包含第一D触发器，接收参考信号以输出上升信号；第二D触发器，接收时钟信号以输出下降信号；第一延迟单 元，具有第一延迟时间；以及第二延迟单元，具有第二延迟时间，其中当参 考信号与时钟信号同步且电荷泵电路的电流己被校正，上升信号以及下降信 号的高电平脉冲宽度基于第一延迟时间所决定，以及当参考信号与时钟信号 不同步且电荷泵电路的电流未被校正，上升信号以及下降信号的高电平脉冲 宽度基于第二延迟时间所决定。本发明为一全数字的校正方式，且可与原有锁相系统整合，不需要额外 的复制电路。另外此校正方法的分辨率很高，且不受CMOS中晶体管通道调 制效应(channel length modulation)的影响。
图1为传统PLL设备的示意图。图2为相位频率检测器以及电荷泵电路的示意图。图3为相位频率检测器21相关的信号的时序图。图4为根据本发明的具有开关延迟相位频率检测器的PLL设备的方块图。图5为根据本发明的相位频率检测器以及电荷泵电路的方块图。图6为图5中的开关延迟相位频率检测器41以及电荷泵电路44的时序图。图7为根据本发明的锁定检测器的示意图。图8为根据本发明实施例的BBPD的示意图。图9为根据本发明实施例的SAR控制器的示意图。图10为根据本发明实施例的具有电流校正电路的电荷泵电路的电路图。图11为根据本发明实施例的SAR单元的示意图。图12为相位误差的移步响应。
具体实施方式
图4为根据本发明的具有开关延迟相位频率检测器的PLL设备的方块 图。PLL设备包含开关延迟相位频率检测器41 ，锁定检测器(lock detector)42， 继电式相位检测器(bang bang phase detector,以下简称BBPD)43，电荷泵电 路44，电流校正单元45，连续渐近暂存器型(Successive Approximation Register,以下简称SAR)控制器46，回路滤波器47， VCO 48以及除法器 49。开关延迟相位频率检测器41接收参考时钟信号Ref以及反馈时钟信号 Clk，并且测量此两信号之间的相位频率差异以输出上升信号UP以及下降信 号DN。开关延迟相位频率检测器41包含至少两个不同的延迟时间，第一延 迟时间Td以及第二延迟时间Td—en。当参考时钟信号Ref与反馈时钟信号Clk 没有同步时，并且电荷泵电流没有校正，开关延迟相位频率检测器41选择第 二延迟时间Td—en，其中第一延迟时间Td比第二延迟时间Td」n要小。锁定检测器42检测参考时钟信号Ref与反馈时钟信号Clk，并输出控制 信号S2至SAR控制器46。当SAR控制器46接收控制信号S2时，SAR控 制器46首先被初始化。然后SAR控制器46根据来自BBPD 43的控制信号 S3控制电流校正单元45。电荷泵电路44产生上升电流以为回路滤波器47 进行充电以及下降电流为回路滤波器47放电。电流校正单元45根据SAR控 制器46校正上升电流或是下降电流。当SAR控制器46完成了电流校正，SAR 控制器46输出控制信号SI以控制开关延迟相位频率检测器41以选择第一 延迟时间Td。电荷泵电路44接收信号UP以及DN，并将其转换成电流以对 回路滤波器47进行充电。回路滤波器47接收此电流并将其转换成对应于信 号XJP以及DN的电压。VC0 48根据来自回路滤波器47的电压产生输出时 钟信号。除法器49具有参数N以产生反馈时钟信号Clk，其中反馈时钟信号 Clk的周期为输出时钟信号的周期的N倍。图5为根据本发明的相位频率检测器以及电荷泵电路的方块图。开关延 迟相位频率检测器41包含第一D触发器51，第二D触发器52，多工器53，第一延迟单元54，第二延迟单元55以及与门56。第一 D触发器51以及第 二 D触发器52的D输入端连接至高电压Vdd。第一 D触发器51以及第二 D 触发器52的时钟输入端分别接收参考时钟信号Ref与反馈时钟信号Clk，并 分别输出信号UP以及DN，其中信号UP的下降缘与信号DN的下降缘同步。 与门56接收信号UP以及DN并输出一输出信号至第一延迟单元54以及第 二延迟单元55。第一延迟单元54将来自与门56的输出信号以第一延迟时间 进行延迟，第二延迟单元55将来自与门56的输出信号以第二延迟时间进行 延迟，其中第二延迟时间比第一延迟时间要长。在其它实施例中，第一延迟 时间为lns以及第二延迟时间为20ns。多工器53具有两个输入端以及一个输出端，其中两个输入端分别耦接至 第一延迟单元54以及第二延迟单元55的输出端，且其输出端耦接至第一 D 触发器51以及第二D触发器52。多工器53根据控制信号S1传送来自第一 延迟单元54或是第二延迟单元55的输出数据。在一实施例中，当参考时钟 信号Ref与反馈时钟信号Clk同步，且电荷泵电流被校正过，开关延迟相位 频率检测器41选择第一延迟单元，当参考时钟信号Ref与反馈时钟信号Clk 不同步，且电荷泵电流未被校正过，开关延迟相位频率检测器41选择第二延 迟单元。电荷泵电路44包含第一电流源57，第一开关SW1，第二开关SW2，以 及第二电流源58。具体的连接方式请参考图5，为了简明在此不再赘述。理 想状态下，信号UP以及DN同时打开或关闭开关SW1以及SW2，然而，如 果第一电流源57以及第二电流源58产生的电流不匹配，例如之前所述，高 电平脉冲宽度需要满足式(l)。请参考图6，图6为图5中的开关延迟相位频率检测器41以及电荷泵电路44的时序图。在图6中，假设下降电流Idn为上升电流Iup的80n/c)，且信号UP以及DN的高电平脉冲宽度分别为Ins以及1.25ns。在图6中，可以看出 信号DN的上升缘领先于信号UP，这样会在时间周期T!产生固定误差。理想状况下，结点N处的电压Ve应该为常数。然而，在以上描述的情况下， 电压Ve会偏移，偏移电压Vr会导致VCO 48的输出信号的时钟频率偏移。这样会破坏PLL设备的能效。尽管可以调整信号UP以及DN的高电平脉冲宽度以满足式(l)，但是还 是会导致固定相位误差。因此，较好的校正电流不匹配的方法是直接校正电 荷泵电路44中的电流。除此之外，还可以利用BBPD以检测固定相位误差。 当BBPD检测到固定相位误差时，表示在电荷泵电路44中发生了电流不匹 配。传统相位频率检测器中只有一个延迟单元。以图6为例，固定相位误差 只有0.25ns。由于相位误差比传统BBPD最小可检测的时间误差Atmi。要大， 因此校正方法还是不够好。对于传统BBPD而言，利用标准0.18]am金属氧 化物半导体(CMOS)技术，最小可检测的时间误差Atmin为50ps。也就是说， 对于重设延迟Td-lns，校正的精确度只有5%。为了提高校正的精确度，如果可以将正常重设延迟Td乘以20，固定相 位误差也会被乘以相同的倍数，校正的精确度会增强20倍，精确度增强因子《^可以定义为4 = > (2)々其中，Td一en表示第二延迟单元55产生的延迟，第二延迟时间Td一en为20nS。然而，第二延迟时间不会不确定的增加。对于PFD而言，最大重设延迟应该 比参考时钟信号的周期Tref的一半要小，以确保PLL系统的运作。这样一来，最大增强因子4—可以由下式确定-々隨=0.5'》 (3)乂rf对于具有最小可检测的时间误差At^的BBPD而言，校正精确度^'可 以定义为<formula>formula see original document page 12</formula>例如，假设PLL系统具有10MHz的参考时钟，且BBPD具有最小可检 测的时间误差Atmin=50ps。根据式(2)-(4)，最小校正精确度为0.05%。然而，如果开关延迟相位频率检测器41在相位锁定期间，继续使用具有 更长延迟时间的第二延迟单元55，将会减少PLL设备的能效。因此，对于 本发明，新颖的开关延迟相位频率检测器41提供两个不同的延迟以解决上述 问题。当PLL设备没有锁定，电荷泵电路中的电流没有被校正，控制信号 Sl控制多工器53以选择具有更长延迟时间的第二延迟单元55。当PLL设备 锁定后，控制信号S1控制多工器53以选择具有更短延迟时间的第一延迟单 元54。图7为根据本发明的锁定检测器的示意图。锁定检测器主要包含两部分， 传统锁定检测器71以及抗尖峰脉冲单元(deglitchmiit)72。传统锁定检测器71 中，栅极73的输出信号会存在短时脉冲波形干扰并导致错误。因此，锁定检 测器根据本发明实施例增加抗尖峰脉冲单元72以消除短时脉冲波形干扰。抗 尖峰脉冲单元72包含栅极64以及两个D触发器(DFF3以及DFF4)。 DFF3 以及DFF4由将参考时钟信号Ref除以32所得到的时钟触发。在此实施例中， 32仅仅是为了举例之用，并非用以限制本发明。当PLL设备锁定后，换句 话说，参考时钟信号Ref与反馈时钟信号Clk同步，栅极73的输出为高电平。 DFF3的数据端接收栅极73的输出，其中当除以32之后的时钟信号为高电 平时，DFF3的输出也为高电平。如果栅极73的输出于除以32之后的时钟 信号的下一上升缘之前变成低电平，DFF3将重置，且控制信号S2保持为低 电平。另一方面，如果传统锁定检测器71的输出保持高电平直到除以32之 后的时钟信号的下一上升缘之前，DFF3以及DFF4均为高电平，且控制信号 S2变成高电平以指示PLL设备的锁定状态。图8为根据本发明实施例的BBPD的示意图。第一 D触发器DFF1通过D端接收信号UP，并通过时钟端接收信号DN。第二D触发器DFF2通过D 端接收信号DN，并通过时钟端接收信号UP。当电荷泵电路中产生相位误差， 异或门81的输出为逻辑"l"。当信号UP领先于信号DN，非与门82的输出 为逻辑"0"，即控制信号S3位于低电压电平。当信号DN领先于信号UP时， 非与门82的输出为逻辑"l"，即控制信号S3位于高电压电平。理想状态下， 只有一个D触发器作为BBPD以决定信号UP以及信号DN之间的相位关系。 然而，所描述的设计中，信号UP以及信号DN只有有限的取样偏移以及不 平衡的电容性负载。在此实施例中，BBPD检测出信号UP以及信号DN之 间的相位关系，并基于检测结果输出控制信号S3至SAR控制器46。图10为根据本发明实施例的具有电流校正电路的电荷泵电路的电路图。 电荷泵电路包含第一参考电流源101以及第二参考电流源102。第一参考电流源101提供上升电流Iup，且第二参考电流源102提供下降电流Id。wn。在此实施例中，上升电流Iup固定为200^iA，且下降电流Id。wn在180pA至210pA 的范围内。当BBPD43检测到电荷泵电路44中的固定相位误差时，BBPD 43 输出控制信号S3至SAR控制器46，且第二参考电流源102中的bitOb至bit3b 被设置为逻辑'T，。 SAR控制器46基于信号UP以及DN的比较结果输出 bitOb至bit3b的逻辑值。在此实施例中，上升电流Iup固定为200^iA，为了避 免电流不匹配，第二参考电流源102需要提供下降电流Id。wn200^iA，为了实 现此关系，bitOb至bit3b的逻辑值为[1， 0， 1， O]。图9为根据本发明实施例的SAR控制器的示意图。当锁定检测器42检 测到PLL设备没有锁定，锁定检测器42输出控制信号S2以使能SAR控制 器。当SAR控制器接收到控制信号S2，即控制信号S2为逻辑高电平，bitO 至bit3的逻辑值设定为"O"。当SAR控制器接收到来自BBPD43的控制信号 S3时，第一 SAR单元91被使能且bit3根据比较结果，即控制信号S3,变 成逻辑"1"或逻辑"0"。当bit3确定后，第二SAR单元92被使能。由于SAR 单元92至94的操作与SAR单元91相同，故不赘述。当SAR控制器完成电流校正程序，D触发器95输出控制信号S3至开关延迟相位频率检测器41， 且开关延迟相位频率检测器41选择具有更短延迟时间的第一延迟单元54。 图ll为根据本发明实施例的SAR单元的示意图。非门lll接收D触发器117的Q端的输出信号以及信号EN。非门112接收D触发器117的^端 的输出信号以及信号EN。非与门113接收117的Q端的输出信号以及信号 EN。非与门114具有两个输入端，其中一个作为偏移端另一个接收非门111 的输出信号。如果SAR单元用以输出最高有效位(MSB)，例如图9中的bit3， 偏移端连接至高电压源。如果SAR单元不是用以输出最高有效位(MSB)，偏 移端连接至前一SAR单元的D端。非与门115具有两端，其中一端作为比 较(COMP)端以接收控制信号S3，另一端接收非门112的输出信号。非与门 116接收来自非与门113、非与门114以及非与门115的输出信号以输出一信 号至D触发器117的D端。D触发器117的CLR端接收控制信号S2，当控制信号S2变成高电平时，通过D触发器117的^端输出的输出信号设置为 逻辑"0"。在4位SAR控制器中时钟周期是很重要的一个参数。如果时钟周期太短， 锁相环会不稳定且BBPD会无法提供正确的信息。相反，如果时钟周期太长， 总的校正时间将显著增加。所以，必须为校正系统选择合适的时钟周期。由 于电荷泵在校正过程中进行转换，锁相环需要重新获取相位。如图10所示， 下降电流中的最大值电流移步(step)为16MA。在以下的分析中，将获取合适 的时钟周期。假设锁相环在下降电流切换前被锁定，且系统为线型系统，下降电流的 一突然电流变化J'^可以被建模为相位移步<formula>formula see original document page 14</formula>其中^"—min表示在开始校正过程时最小值下降电流。分别使；，^"-皿，、^"以及,为200jiA, 180jiA， 16nA, 20ns, and 100ns。根据式(5)《印 计算为《'印-0.114rad或是6.50。锁相环在频域中的相位转换函数H(s)可以表示为<formula>formula see original document page 15</formula><formula>formula see original document page 15</formula>且；，^r。，以及W分别表示电荷泵电流，VCO增益，以及除数比 (division ratio)。为了简化分析，系统被设计具有最大相位差数(margin)在统y三~^ = ~^一的增益频率中，即 ％ "c。然后相位误差以及输入相位之间的相位 误差转换函数AW可以表达为<formula>formula see original document page 15</formula>(7)最后，可获得相位误差的移步响应《，")《= ^~~鄉2 c2 3 rs、系统的稳定程度与Y的值非常相关，为了获得较好的控制效果，选择64° 以及^为4.5的相位差数。这样则能保证没有欠阻尼(under-dampiiig)的情 况发生。如果">3，式(8)可以进一步分解成式(9):<formula>formula see original document page 15</formula> (9)其中<formula>formula see original document page 15</formula>时ai, a2以及a3为正实数。然后可以在时域中获得相位误差的移步响应<formula>formula see original document page 16</formula>将锁相环的响应值代入式(IO)，相位误差至移步响应如图12所示。请参 考图10以及式(5)，当系统在电荷泵电路中的下降电流变化为2pA时，最小的相位移步《@>为0.015 rad。请参考图12，校正周期比4ps长足以使相位误差小于《"p-^，以确保校正的精确度。将温度以及过程变化均考虑进来， 参考时钟将被128所分割以获得12.8Ms的校正周期。
权利要求
1.一种相位锁定回路设备，其特征在于，所述的相位锁定回路设备包含相位频率检测器，具有第一延迟时间以及第二延迟时间，以测量所述的相位锁定回路设备的参考信号以及时钟信号以输出上升信号以及下降信号；电荷泵电路，接收所述的上升信号以及所述的下降信号，并将所述的上升信号以及所述的下降信号转换成电流；回路滤波器，接收所述的电流并将所述的电流转换成电压；以及电压控制振荡器，接收所述的电压并输出输出时钟信号；其中当所述的参考信号与所述的时钟信号同步且所述的电荷泵电路的所述的电流已被校正，所述的上升信号以及所述的下降信号的高电平脉冲宽度基于所述的第一延迟时间所决定，以及当所述的参考信号与所述的时钟信号不同步且所述的电荷泵电路的所述的电流未被校正，所述的上升信号以及所述的下降信号的高电平脉冲宽度基于所述的第二延迟时间所决定。
2. 根据权利要求1所述的相位锁定回路设备，其特征在于，所述的相位 频率检测器包含第一D触发器，接收所述的参考信号以输出所述的上升信号； 第二D触发器，接收所述的时钟信号以输出所述的下降信号； 第一延迟单元，具有所述的第一延迟时间；以及 第二延迟单元，具有所述的第二延迟时间。
3. 根据权利要求1所述的相位锁定回路设备，其特征在于，所述的第二 延迟时间比所述的第一延迟时间要长。
4. 根据权利要求1所述的相位锁定回路设备，其特征在于，所述的相位 锁定回路设备更包含锁定检测器，用以接收所述的参考信号以及所述的时钟 信号以输出相位锁定信号。
5. 根据权利要求1所述的相位锁定回路设备，其特征在于，所述的相位锁定回路设备更包含具有两输入端以及一输出端的栅极，其中所述的栅极的 两输入端分别接收所述的上升信号以及所述的下降信号，且所述的栅极的输 出端耦接至所述的第一延迟单元以及所述的第二延迟单元。
6. 根据权利要求5所述的相位锁定回路设备，其特征在于，所述的栅极 输出一重置信号以根据第一控制信号以及第二控制信号重置所述的第一D触 发器以及所述的第二 D触发器。
7. 根据权利要求1所述的相位锁定回路设备，其特征在于，所述的相位 锁定回路设备更包含具有两输入端以及一输出端的多工器，其中所述的多工 器的两输入端分别耦接至所述的第一延迟单元以及所述的第二延迟单元的输 出端，所述的多工器的输出端耦接至所述的第一 D触发器以及所述的第二 D 触发器。
8. 根据权利要求7所述的相位锁定回路设备，其特征在于，所述的多工 器输出重置信号以根据来自所述的第一延迟单元或是所述的第二延迟单元的 信号以重置所述的第一 D触发器以及所述的第二 D触发器。
9. 根据权利要求1所述的相位锁定回路设备，其特征在于，所述的电荷 泵电路包含第一电流源耦接至电压源； 第二电流源耦接至地；第一开关以及第二开关串接于所述的第一电流源以及所述的第二电流源 之间。
10. 根据权利要求9所述的相位锁定回路设备，其特征在于，所述的第 一开关以及所述的第二开关分别由所述的上升信号以及所述的下降信号控 制。
11. 根据权利要求1所述的相位锁定回路设备，其特征在于，所述的相 位锁定回路设备更包含电流校正单元以校正所述的电流。
12. 根据权利要求ll所述的相位锁定回路设备，其特征在于，所述的电流校正单元由连续渐近暂存器型控制器控制。
13. 根据权利要求12所述的相位锁定回路设备，其特征在于，所述的相位锁定回路设备更包含继电式相位检测器，其中所述的继电式相位检测器接 收所述的上升信号以及所述的下降信号，并输出控制信号至连续渐近暂存器 型控制器。
14. 根据权利要求13所述的相位锁定回路设备，其特征在于，所述的连 续渐近暂存器型控制器由锁定检测器控制。
15. 根据权利要求14所述的相位锁定回路设备，其特征在于，当所述的 连续渐近暂存器型控制器接收到来自所述的锁定检测器的相位锁定信号时， 所述的连续渐近暂存器型控制器被使能，以及当所述的电荷泵校正程序完成 后，所述的连续渐近暂存器型控制器被禁能。
16. —种相位频率检测器，其特征在于，所述的相位频率检测器包含 第一D触发器，接收参考信号以输出上升信号； 第二D触发器，接收时钟信号以输出下降信号；第一延迟单元，具有第一延迟时间；以及第二延迟单元，具有第二延迟时间，其中当所述的参考信号与所述的时 钟信号同步且电荷泵电路的电流已被校正，所述的上升信号以及所述的下降 信号的高电平脉冲宽度基于所述的第一延迟时间所决定，以及当所述的参考 信号与所述的时钟信号不同步且所述的电荷泵电路的电流未被校正，所述的 上升信号以及所述的下降信号的高电平脉冲宽度基于所述的第二延迟时间所 决定。
17. 根据权利要求16所述的相位频率检测器，其特征在于，所述的第二 延迟时间比所述的第一延迟时间要长。
18. 根据权利要求17所述的相位频率检测器，其特征在于，所述的相位 频率检测器更包含具有两输入端以及输出端的栅极，其中所述的栅极的两输 入端分别接收所述的上升信号以及所述的下降信号，且所述的栅极的输出端耦接至所述的第一延迟单元以及所述的第二延迟单元。
19. 根据权利要求18所述的相位频率检测器，其特征在于，所述的栅极 输出一重置信号经由所述的第一延迟单元、所述的第二延迟单元以及多工器， 以根据第一控制信号以及第二控制信号重置所述的第一D触发器以及所述的 第二D触发器。
20. 根据权利要求16所述的相位频率检测器，其特征在于，所述的相位 频率检测器更包含具有两输入端以及输出端的多工器，其中所述的多工器的 两输入端分别耦接至所述的第一延迟单元以及所述的第二延迟单元的输出 端，所述的多工器的输出端耦接至所述的第一 D触发器以及所述的第二 D触发器°
21. 根据权利要求20所述的相位频率检测器，其特征在于，所述的多工 器输出重置信号以根据来自所述的第一延迟单元或是所述的第二延迟单元的 信号以重置所述的第一 D触发器以及所述的第二 D触发器。
全文摘要
本发明涉及一种相位锁定回路设备以及相位频率检测器，相位频率检测器包含第一D触发器，接收参考信号以输出上升信号；第二D触发器，接收时钟信号以输出下降信号；第一延迟单元，具有第一延迟时间；以及第二延迟单元，具有第二延迟时间，其中当参考信号与时钟信号同步且电荷泵电路的电流已被校正，上升信号以及下降信号的高电平脉冲宽度基于第一延迟时间所决定，以及当参考信号与时钟信号不同步且电荷泵电路的电流未被校正，上升信号以及下降信号的高电平脉冲宽度基于第二延迟时间所决定。本发明为一全数字的校正方式，且可与原有锁相系统整合，不需要额外的复制电路。另外此校正方法的分辨率很高，且不受CMOS中晶体管通道调制效应的影响。
文档编号H03L7/089GK101272143SQ20081008440
公开日2008年9月24日 申请日期2008年3月20日 优先权日2007年3月22日
发明者刘深渊, 梁哲夫, 陈信桦 申请人:联发科技股份有限公司;汪重光