存储器装置的数据输出的精确对准及占空比控制的制作方法

文档序号:7513490阅读:111来源:国知局
专利名称:存储器装置的数据输出的精确对准及占空比控制的制作方法
技术领域
本发明涉及一种集成电路存储器(integrated circuit memory ),且更特定 地说,是涉及使双数据速率(Double Data Rate, DDR)集成电路存储器中的 数据信号的上升沿(rising edge)与下降沿(falling edge )对准的电路。
背景技术
在DDR存储器的频率继续增加时,因为数据必须由时钟的两边沿来取得 (captured),所以使输出数据的上升沿以及下降沿与系统时钟的上升沿以及下 降沿的精确对准已变得非常重要。延迟锁定回路(Delay Locked Loops, DLLs ) 已用以调整输出数据的时序以使得其与系统时钟对准。直至最近,仅已藉由 DLL使数据的上升沿与系统时钟的上升沿对准。电路技术已用以将输出数据 的占空比(duty cycle )维持在50%以使得数据的下降沿将与50%占空比系统 时钟的下降沿对准。图l展示用于最近DDR存储器装置中的典型电压控制的 DLL。图1的电压控制的DLL100包括输入时钟緩冲器(input clock buffer )102、 相位检测器(phase detector) 104、可变延迟线106、控制电压产生器108、 复本固定延迟线(replica fixed delay line ) 110以及输出数据路径区块112。参看图1,可见当锁定DLL时,处于相位检测器104的输入处的信号 DLLCLK以及SYNC同相,此意谓tvar = ntck-tfix,其中,tck为时钟周期。外部时钟ExCLK与数据输出之间的延迟为tbuf + tvar + tout = tbuf + (ntck - tfix) + tout。若tfix:tbuf+tout,则ExCLC与数据输出之间的延迟为ntck,且输出数 据将与外部时钟精确对准。除非时钟緩冲器的正确复本以及数据输出路径用以实施固定的延迟,否则很难在所有条件下使tfix与tbuf+tout精确地匹配。 另外,因为仅SYNC的上升沿与DLLCLK对准,所以由时钟緩冲器、可变延 迟以及输出路径引入的任何占空比失真(duty cycle distortion)将导致下降沿数据不合需要地未与系统时钟的下降沿对准。
对于双数据速率输出而言,数据输出于系统时钟的上升沿以及下降沿上。 在以下论述中,术语"上升沿"数据意指输出于系统时钟的上升沿上的数据。 术语"下降沿,,数据意指输出于系统时钟的下降沿上的数据。
图2为解决图1的DLL的多数限制的现有技术DLL (美国专利第 7,028,208 B2号)。DLL 200包括输入緩冲器202以及204、粗略延迟线/相位 检测区块206、转换器208、精细延迟线/相位检测区块210以及212、转换器 214以及216、时钟驱动器218、 1/0模型220、数据锁存器222以及数据驱动 器224。
图2的电路200具有甚至在时钟信号并不正好为50。/。占空比的情况下, 使输出数据的上升沿以及下降沿与系统时钟信号精确地对准的目标。若时钟 正好为50%占空比,则意图具有亦为50%占空比的输出。
然而,图2的电路200具有两个主要限制。
首先,两个RX緩冲器202以及204必须产生参考时钟CLKIN-以及 CLKIN+而不引入关于输入时钟的任何占空比失真,因为此等参考时钟的输出 是经由精细DL/PD电路做有效对准时的参考。因为两个独立緩冲器202以及 204为产生此等参考所必需且其对应于互补输入时钟信号,所以占空比失真 必然将与各参考信号彼此相关地引入至此等参考信号中。此失真将显现于输
出信号中。若使用单端输入时钟信号且其上升沿以及下降沿为参考信号的源, 则输入仍将必须受緩沖且将再次引入失真。
其次,"I/O模型"220的输出(其为反馈信号)经转换为上升沿信号 (CLKFB+)以及下降沿信号(CLKFB-)。若CLKIN+以及CLKIN-为输入时 钟的占空比的完美表示,但CLKFB+与CLKFB-的上升沿之间的时间并未精 确地追踪I/O模型220的输出的高位准时间(high time),则将引入不存在于 输出路径中的反馈信号中的占空比失真。DLL 200将移除反馈信号中的失真, 但这样将使失真有效地引入至数据输出信号中。电路区块、"转换器"216必然 将引入占空比失真。
因此,需要一种能够有效地使DDR存储器中的数据信号的上升沿以及下 降沿对准,且不会引入不良占空比失真的DLL电路
发明内容
根据本发明,DLL电路使用上升沿DLL以使输出数据的上升沿与系统时 钟对准,且使用下降沿DLL以使输出数据的下降沿与系统时钟的下降沿对准。 然而,本发明的DLL电路不使用输入时钟的下降沿来为下降沿DLL提供参 考。本发明的电路使用第一参考时钟(输入时钟的緩冲版本)的上升沿以对 准输出数据的上升沿。另一 DLL用以产生延迟了第 一参考时钟的正好二分之 一周期的精确的第二参考时钟以对准输出数据的下降沿。因此,输入时钟或 输入缓沖器的占空比中的任何变化不影响输出数据的占空比。藉由参考各结合附图所呈现的较佳实施例的下列描述,本发明的上述以佳地理解。


图1为现有技术DLL电路的示意图。图2为包括使数据信号的上升沿以及下降沿对准的电路的现有技术DLL 电路的示意图。DLL电路的示意图。图4为根据本发明的用以产生正好50%占空比参考的另一 DLL电路的示意图。图5 (a)为展示根据本发明的在DLL锁定前的各种时序信号的时序图。 图5 (b)为展示根据本发明的在DLL锁定后的图5 (a)的相同时序信 号的时序图。附图符号说明100:电压控制的延迟锁定回路(DLL)102:输入时钟缓沖器104:相位4佥测器106:可变延迟线108:控制电压产生器110:复本固定延迟线112:输出数据路径区块200:延迟锁定回路(DLL)202输入緩沖器
204输入緩沖器
206粗略延迟线/相位检测区块
208转换器
210精细延迟线/相位检测区块
212精细延迟线/相位检测区块
214转换器
216转换器
218时钟驱动器
220:I/O模型
222:数据锁存器
224:数据驱动器
300:占空比才t正电^各
302:时钟緩沖器
304上升沿相位检测器
306:下降沿相位检测器
308下降沿控制多路复用器
310上升可变延迟线
312控制电压产生器
314控制电压产生器
316下降可变延迟线
318边沿触发锁存器
320输出数据路径
322时钟緩沖器
324输出数据路径
400.精确的参考产生电路、参考产生器、另一电压控制的延迟DLL
402 控制电压产生器
404:相位检测器
406A:级延迟406B:级延迟406C:级延迟楊D:级延迟 CLKFB-:下降沿信号 CLKFB+:上升沿信号 CLKIN-:参考时钟 CLKIN+:参考时钟 CL0CK1:参考时钟/信号 CL0CK1B:反相时钟 CLOCK2:信号 CLOCK3:数据输出时钟 CLOCK4:信号 DLLCLK:信号 MID:信号 RESET:信号 Rising—Locked: 信号 SET:信号 SYNC:信号。
具体实施例方式
图3为占空比校正电路300的方块图,且图4为根据本发明的实施例的 精确的参考产生电路400的方块图。
电路300包括时钟緩冲器302、上升沿相位检测器304、下降沿相位检测 器306、下降沿控制多路复用器308、上升可变延迟线310、控制电压产生器 312、控制电压产生器314、下降可变延迟线316、边沿触发锁存器318、输 出数据路径320、时钟緩冲器322以及输出数据路径324。下文进一步详细描 述此等电路元件、其功能以及相互作用。
关于图3中所示的占空比校正电路300,在占空比校正电路中存在两个 电压控制的可变延迟线路径,所述延迟线4^径具有经由两个延迟锁定回路而 独立控制的延迟。 一延迟线接收参考时钟(Clockl)作为其输入("上升沿延 迟线"),且另一延迟线("下降沿延迟线,,)接收该参考时钟的反相版本作为 其输入(ClocklB )。边沿触发锁存器318产生数据输出时钟(Clock3)。数据 输出时钟的上升沿由Clockl的延迟版本的上升沿来确定("Set"),且数据输因此,可藉由经由两可变延迟线以调整延迟来独立地调整数据输出时钟的上 升沿以及下降沿。因为仅利用两延迟线的输出的上升沿,所以由下降沿路径 中的反相器、可变延迟线或锁存器引入的任何占空比失真都无意义。
上升沿相位检测器304比较其两个输入的上升沿的相位,且下降沿相位 *^测器306比较其两个输入的下降沿的相位。如下文可见,Clockl的上升沿 与Cock2的下降沿以输入时钟的正好二分之一的时钟周期而相分离。Clock4 的占空比将因此为正好50%,因为其上升沿以及下降沿与分离正好二分之一 的时钟周期的信号对准。数据输出占空比将为正好50%,且在反馈复本准确 地表示输入緩冲器以及输出数据路径的范围内该数据输出占空比与系统时钟 对准。
以最小可能的延迟初始化两延迟线,且甚至在相位检测器指出延迟应减 少直至相位检测器作出延迟应增加的第一指示的情况下,延迟被迫增加。自 此观点上,基于相位检测器的指示来调整延迟。此方法的益处记录于现有技 术的美国专利第7,071,745号中,所述案件以引用的方式并入本文中。重要的 是确保相位检测器304、 306两者皆不发出用以减少个别延迟线的延迟的过早 的指示,因为此情形最初为不可能的。美国专利第7,071,745号论述可如何在 上升沿的状况下完成此情形。在下降沿的状况下、"下降沿控制多路复用 器"308迫使下降沿路径延迟由上升沿相位检测器来控制直至检测到锁定的上 升沿条件为止,且自上升沿相位检测器304输出信号"Rising—Locked"。此时, "下降沿控制多路复用器"308切换,且下降沿相位检测器控制下降沿路径。信 号"Rising一Locked"的发生是在减少延迟指示之后又有一或多个增加延迟的 指示,或在由内部定时器设定的固定时段内皆不发生上述两个指示。
根据本发明,如图4中所示,另一电压控制的延迟DLL400用以产生正 好50%的占空比参考。电路400包括一控制电压产生器402、相位检测器404 以及级延迟(stage delay)级406A、 406B、 406C以及406D。下文进一步详 细描述此等电路元件、其功能以及相互作用。
信号Clockl为与图3中所示的信号Clockl相同的信号且不必具有精确 的占空比。为说明起见,展示四级电压控制的延迟线406A-406D。可使用任 何偶数个延迟级,其中,在中点处获得信号"Mid"。 延迟线的延迟以其最小 可能的延迟来初始化,且Clockl与反馈信号之间的延迟必须小于占空比已调整的一个时钟周期的信号。经由延迟线的延迟必须仅在最初增加。藉由"延迟 级,,的设计且藉由适当选择延迟线中的级数来简单地达成上述的第一要求。美
国专利第7,071,745号描述迫使延迟仅在最初才增加的方法。
根据本发明,图4的参考产生器提供了一个DLL锁定条件有着一个信号 Clock]与反馈信号的上升沿之间的延迟等于一个单一周期的Clockl(Tck)。因 此,当DLL锁定时,自Clockl的上升沿至反馈信号的上升沿的延迟将正好 是Tck。
若图4中的参考产生器400的每一级的延迟在DLL锁定时为DELTA且 反相器的延迟为INV,则自Clockl的上升沿至Clock2的下降沿的延迟为 Delay(Clock2)= 2*DELTA + INV
因为Clockl与反馈信号之间的延迟为Clockl的一个时钟周期(Tck), 所以DELTA=(Tck-2*INV)/4,且Clock2的下降沿的延迟变成 DeIay(Clock2)=2*(Tck-2*INV)/4 + INV或 Delay(Clock2) = Tck/2。
如上文所述,只要初始延迟小于Tck,任何偶lt个延迟级406A-406D都 可用于延迟线中。
再次参看图3,藉由将Clockl用作上升沿参考且将来自图4的参考产生 器的Clock2用作下降沿参考,信号Clock4将在DLL的上升沿以及下降沿锁 定时具有正好50%占空比。就复本时钟緩冲器以及输出路径反映真实的时钟 緩冲器以及输出路径的程度而言,该输出将具有50%占空比,且将与系统时 钟对准。
图5说明在DLLs锁定之前以及之后图3中指定的各种信号的相位关系。 图5 (a)展示在三个DLLs中的任一者已经由个别延迟线中的任一者对延迟 进行任何调整前,在供电状态下的相位关系。所展示的相位关系以及占空比 为任意的且已被选择过仅为达成说明的目的。图5 (b)展示在已锁定的所有 三个DLLs后的相位关系。下文描述达到图5 (b)中所示的条件的过程。
如图5 (b)中所说明,在图4中所示的DLL已锁定后,Clock2的下降 沿被延迟距Clockl的上升沿正好二分之一Tck。
已调整该经由图3的延迟线310的延迟,且信号Set已建立Clock3的上 升沿的时序。已调整Clock3的上升沿的时序以使得在经过"复本延迟"后,如 图5 (b)中所示,Clock4的上升沿可与Clockl的上升沿精确对准。已调整该经由图3的延迟线316的延迟,且信号Reset已建立Clock3的 下降沿的时序。已调整Clock3的下降沿的时序以使得在经过"复本延迟"后, 如图5 (b)中所示,Clock4的下降沿可与Clock2的下降沿精确对准。尽管上文已结合特定电路设计以及操作方法来描述本发明的原理,但应特定言之,应认识到以上揭露内容的教示将向熟习相关技术者建议其它修改。 此等修改可包括本身已知且可作为本文中已描述的特征的替代或补充而使用 的其它特征。尽管申请专利范围已在本申请案中阐明特征的特定组合,但应 了解本文揭露的内容的范畴亦包括任何新颖特征或明确或隐含揭露的特征的 任何新颖组合或将对熟习相关技术者显而易见的任何概括或修改,而不管此 范畴是否关于在任何申请专利范围中目前主张的相同创作且不管其是否减轻 本发明所面临的相同技术问题的任一者或全部。申请者藉此保留权利以阐明 在实行本申请案期间对此等特征及/或此等特征的组合的新申请专利范围或 对自本发明衍生的任何其它申请案的新申请专利范围。
权利要求
1. 一种用于确保双数据速率存储器的输出数据信号的50%占空比的三延迟锁定回路电路,包括第一时钟信号;第一延迟锁定回路,包括第一电压控制的延迟线、第一相位检测器以及第一反馈信号以用于自所述第一时钟信号产生的第二时钟信号;第二延迟锁定回路,包括第二电压控制的延迟线以及第二相位检测器以用于调整所述双数据速率输出数据信号的第一转变;第三延迟锁定回路,包括第三电压控制的延迟线以及第三相位检测器以用于调整所述双数据速率输出数据信号的第二转变;第三时钟信号,具有分别由所述第二和第三延迟线输出的上升沿产生的上升沿以及下降沿,以启用所述双数据速率输出数据信号;以及第四时钟信号,藉由使所述第三时钟信号延迟一固定延迟且将其反馈以作为所述第二延迟锁定回路的所述第二相位检测器的输入以及所述第三延迟锁定回路的所述第三相位检测器的输入而产生。
2. 如权利要求1所述的三延迟锁定回路电路,其中,所述第二时钟信号 的下降沿比所述第 一参考时钟的上升沿晚二分之一 时钟周期。
3. 如权利要求1所述的三延迟锁定回路电路,其中,所述第三时钟信号 与所述第四时钟信号之间的路径中的所述固定延迟为时钟输入緩沖器的复本 以及所述双数据速率存储器的输出数据路径。
4. 如权利要求1所述的三延迟锁定回路电路,其中,以独立于所述第一 相位检测器、所述第二相位检测器以及所述第三相位检测器的个别输入的相 位的方式迫使经由所述第 一延迟线、所述第二延迟线以及所述第三延迟线的 所述延迟增加,直至所述个别相位;f企测器的输出指出所述延迟需要增加为止。
5. 如权利要求1所述的三延迟锁定回路电路,其中,所述第二相位检测 器以及所述第三相位检测器的输出经多路传输以提供控制信号,用以控制所 述第三电压控制的延迟线的所述延迟。
6. 如权利要求5所述的三延迟锁定回路电路,其中,用以控制所述第三 延迟线的所述延迟的信号由所述第二相位检测器的一指出所述第一参考时钟 以及所述第四时钟信号的所述上升沿经锁定还是未经锁定的输出来选择。
7. 如权利要求6所述的三延迟锁定回路电路,其中,所述第一参考信号以及所述第四时钟信号的所述上升沿已经锁定的指示是由来自所述第二相位 检测器的输出序列来指示,所述输出序列首先指示增加延迟的需要且随后指 示减少延迟的需要,或者以上两个指示皆不在预设的时段内发生。
8. 如权利要求1所述的三延迟锁定回路电路,其中,所述第三时钟信号 由边沿触发锁存器产生。
9. 如权利要求1所述的三延迟锁定回路电路,其中,所述第一延迟线包 括偶数个延迟级。
10. 如权利要求1所述的三延迟锁定回路电路,其中,自所述第一时钟信 号至所述第一反馈信号的初始延迟小于所述第一时钟信号的一个周期。
11. 如权利要求1所述的三延迟锁定回路电路,其中,在所述第一延迟锁 定回路被锁定时,自所述第一时钟信号至所述第一反馈信号的所述延迟等于 所述第 一时钟信号的所述周期。
12. —种用于确保双数据速率存储器的输出数据信号的50%占空比的三延 迟锁定回3各电3各,包括第一时钟信号;第一延迟锁定回路,其用于自所述第一时钟信号产生第二时钟信号; 第二延迟锁定回路,其用于调整所述双数据速率输出数据信号的第 一 转变;第三延迟锁定回路,其用于调整所述双数据速率输出数据信号的第二转变;第三时钟信号,其具有分别由所述第二和第三延迟线输出的上升沿产生 的上升沿以及下降沿,以启用所述双数据速率输出数据信号;以及第四时钟信号,其藉由使所述第三时钟信号延迟一 固定延迟且将其反馈 以作为所述第二延迟锁定回路的所述第二相位检测器的输入以及所述第三延 迟锁定回路的所述第三相位检测器的输入而产生。
13. 如权利要求12所述的三延迟锁定回路电路,其中,所述第一延迟锁 定回路包括第一电压控制的延迟线、第一相位检测器以及第一反馈信号。
14. 如权利要求12所述的三延迟锁定回路电路,其中,所述第二延迟锁 定回路包括第二电压控制的延迟线以及第二相位检测器。
15. 如权利要求12所述的三延迟锁定回路电路,其中,所述第三延迟锁定回路包括第三电压控制的延迟线以及第三相位检测器。
16. —种延迟锁定回路电路,包括 第一时钟信号;第一延迟锁定回路,其用于自所述第一时钟信号产生第二时钟信号; 第二延迟锁定回路,其用于调整输出数据信号的第一转变; 第三延迟锁定回路,其用于调整所述输出数据信号的第二转变; 第三时钟信号,其具有分别由所述第二和第三延迟线输出的上升沿产生的上升沿以及下降沿,以启用所述输出数据信号;以及第四时钟信号,其藉由使所述第三时钟信号延迟一 固定延迟且将其反馈以作为所述第二延迟锁定回路的所述第二相位检测器的输入以及所述第三延迟锁定回路的所述第三相位检测器的输入而产生。
17. 如权利要求16所述的延迟锁定回路电路,其中,所述第一延迟锁定 回路包括第 一 电压控制的延迟线以及第 一相位4企测器。
18. 如权利要求16所述的延迟锁定回路电路,其中,所述第二延迟锁定 回路包括第二电压控制的延迟线以及第二相位检测器。
19. 如权利要求16所述的延迟锁定回路电路,其中,所述第三延迟锁定 回路包括第三电压控制的延迟线以及第三相位检测器。
20. 如权利要求16所述的延迟锁定回路电路,其中,所述第三时钟信号 由边沿触发锁存器产生。
全文摘要
一种延迟锁定回路电路,使用上升沿延迟锁定回路以使输出数据的上升沿与系统时钟对准,且使用下降沿延迟锁定回路以对准输出数据的下降沿。延迟锁定回路电路不使用输入时钟的下降沿来为下降沿延迟锁定回路提供参考。延迟锁定回路电路使用第一参考时钟(输入时钟的缓冲版本)的上升沿以对准输出数据的上升沿。另一延迟锁定回路用以产生延迟第一参考时钟的正好二分之一周期的精确第二参考时钟以对准输出数据的下降沿。输入时钟或输入时钟缓冲器的占空比的任何变化不影响输出数据的占空比。
文档编号H03L7/07GK101303887SQ20081009099
公开日2008年11月12日 申请日期2008年4月8日 优先权日2007年5月8日
发明者约翰·D·亥特利 申请人:茂德科技股份有限公司(新加坡子公司)
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