专利名称：半导体电路的制作方法
技术领域：
本发明涉及一种半导体电路，更具体地，涉及一种修正要被输出 的差分信号的占空比中的衰减的半导体电路。
背景技术：
近年来，电流模式逻辑电路(CML)作为一种高速信号传输系统， 吸引了较多注意力。在CML中，釆用差分信号传输系统来传输信号。 而且，在CML中，使用具有小振幅的信号电平(下文称为"CML电平")， 在信号被传输到的内部电路中，使用具有处于电源电压至接地电压范 围中的大振幅的信号电平(下文称为"CMOS电平")。图18示出了电路1800的示意图，该电路接收差分时钟信号，这些 信号是诸如CML电平的小信号，以将该差分时钟信号转换成具有诸如 CMOS电平的大振幅的信号，并将它们分配。如图18中所示，差分放大 器1801和1802的多个级首先放大差分时钟信号IT和IB，它们是CML电 平的小信号，然后输出被变换为CMOS电平的信号的差分时钟信号OT 和OB。在下文，差分时钟信号IT和IB被缩写为IT/IB,差分时钟信号也 被缩写为OT/OB。这同样应用于其他差分信号。作为图18中所示的差分放大器1801和1802，使用了日本专利 No.7-16158中公开的电路。该电路的示例包括如图19中所示的差分放大 器1900。差分放大器1900包括NMOS晶体管N1901a和N1901b、 NMOS 晶体管N1902a和N1902b以及PMOS晶体管P1903a和P1903b。在如图19 所示的差分放大器1900中，当要输入的差分信号IT/IB具有不同的偏移 时，导致偏移分量也被放大，其结果是负载循环中的衰减增加。如图20所示，作为针对占空比中的衰减的对策，提供日本未审查专利申请公开2007-60069中公开的差分放大器2000。该差分放大器2000 是通过将PMOS晶体管P2001a和P2001b 、 NMOS晶体管N2002a和 N2002b以及传输门2003增加到差分放大器1900上构成的。图21的实线代表了差分放大器2000的频率特征，并且图21的虚线 代表了差分放大器1900的频率特征。从图21所示的频率特征显而易见 的是，差分放大器2000抑制了低频率分量的振幅，并且放大了预定的 高频率分量的振幅。考虑如图22中所示的情况，其中，输入差分信号 IT/IB被输入至差分放大器2000。图22中所示的输入差分信号IT/IB具有振幅Y1以及偏移电压中的 差X1。在这种情况下，即使当输入差分信号IT/IB的振幅均为Y1时，例 如，该差分信号的占空比为60:40，从而对称性被降低。在这种情况下， 当该差分信号IT/IB被输入至差分放大器2000时，差分放大器2000抑制 了低频率分量的振幅，并放大了预定高频率分量的振幅，从而抑制了 输入差分信号IT/IB中的每个的偏移电压分量，并且放大了具有振幅Y1 的信号分量的振幅。结果，如图23中所示，差分放大器2000输出了具 有振幅Y2和偏移电压中的差X2的输出差分信号OT/OB。该输出差分信 号OT/OB的占空比中的衰减得到了改善，并且该占空比大约为50:50。然而，通过差分放大器2000对占空比中的衰减的修正，仅对于输 入至差分放大器2000的输入端子IT和IB的输入差分信号n7IB有效。换 言之，不可能防止由于构成该差分放大器2000本身的晶体管之间的相 对处理变化、该差分放大器2000的布线的寄生电容和寄生电阻中的不 平衡等，所导致的输出差分时钟信号的占空比中的衰减。进一步地， 对于由构成差分放大器2000的晶体管之间及后继电路之间的相对变化 引起的差分信号占空比中的衰退，不可能获得补偿效果。而且，日本未审查专利申请公开ll-274902公开了一项技术，其中，将低通滤波器连接至差分接收器的差分输出，并且低通滤波器的输出 的差被放大，以被反馈至该差分接收器的输入，从而修正占空比。然 而，在该技术中，如果诸如晶体管的构成修正差分放大器的元件改变， 这就会导致输入偏移不能被补偿并且要输出的差分信号的占空比衰减 的问题。发明内容在本发明的一个实施例中，提供一种半导体电路，包括接收输 入差分信号的差分输入部、根据由差分输入部输出的电流而输出电压 的负载电阻部、输出对应于从负载电阻部输出的电压的差分信号的差 分信号输出端子、提取从差分信号输出端子输出的差分信号的直流分 量的低通滤波器以及反馈由低通滤波器提取的直流分量以调整负载电 阻部的电阻值的负载调整部。根据本发明的半导体电路将来自差分信号输出端子的偏移的DC 电压分量，反馈至接收输入差分信号的差分输入部，该DC电压分量是 从低通滤波器提取的。构造反馈回路，以便于上面所述的DC电压分量 反馈被负载调整部用于调整负载电阻部的电阻值。相应地，构成反馈 回路的电路修正从差分信号输出端子输出的差分信号的占空比中的衰 减。根据本发明，用简单的电路配置，不仅修正输入差分信号的占空 比中的衰减是可能的，而且修正由于构成电路本身的晶体管之间的变 化所导致的占空比中的衰减也是可能的，而所述衰减是传统差分放大 器无法修正的。
从下文结合附图的对某些优选实施例的说明，本发明的上面及其 它目的、优势和特征将更加明显，其中图l示出根据本发明的第一实施例的半导体电路的示意性配置；图2示出根据第一实施例的半导体电路的详细电路配置； 图3示出根据第一实施例的半导体电路的操作的波形； 图4示出根据第一实施例的半导体电路的低通滤波器的电路配置； 图5示出根据第一实施例的半导体电路的低通滤波器的另一电路配置；图6示出根据第一实施例的半导体电路的低通滤波器的又一电路配置；图7示出了根据第一实施例的半导体电路的差分放大器的电路配置；图8示出根据第一实施例的半导体电路的差分放大器的另一电路配置；图9示出根据第一实施例的半导体电路的差分放大器的又一电路配置；图10示出根据第一实施例的半导体电路的差分放大器的再一电路配置；图ll示出根据第一实施例的半导体电路的差分放大器的另一电路配置；图12示出根据第一实施例的半导体电路的差分放大器的另一电路配置；图13示出根据第一实施例的半导体电路的差分放大器的另一电路配置；图14示出根据第一实施例的半导体电路的差分放大器的另一电路配置；图15示出根据第一实施例的半导体电路的差分放大器的另一 电路配置；图16示出根据第一实施例的半导体电路的差分放大器的另一电路配置；图17示出根据第一实施例的半导体电路的差分放大器的另一电路配置；图18示出了根据相关技术的半导体电路的示意性配置；图19示出了根据在先技术的半导体电路的详细电路配置； 图20示出了根据在先技术的半导体电路的差分放大器的电路配置；图21示出根据相关技术的半导体电路的差分放大器的电路配置； 图22示出输入到根据相关技术的半导体电路的差分信号以及 图23示出从根据相关技术的半导体电路输出的差分信号。
具体实施方式
现在将结合示意性实施例对本发明进行说明。本领域的技术人员 应当理解，使用本发明的教导，能够完成许多替代性的实施例，并且 本发明不限于为解释目的所示出的实施例。[第一实施例]下文将结合附图，说明本发明被应用到的半导体电路的第一特定 实施例。在第一实施例中，将本发明应用到半导体电路100，以放大小 振幅差分时钟信号，并且将被放大的差分时钟信号转换成大振幅差分 时钟信号。图1示出根据第一实施例的半导体电路100的示意性配置的示例。 半导体电路IOO包括差分放大器110和120、CMOS反相器130a和130b 以及低通滤波器140。差分放大器110接收输入差分信号IT/IB，并且 输出被放大的差分信号PB/PT。差分放大器120接收差分信号PB/PT， 并且输出被放大的差分信号QB/QT。 CMOS反相器130a和130b分别 将差分信号QB/QT反相，并分别输出差分信号OB/OT。低通滤波器 140接收差分信号OB/OT，并输出电压信号RB/RT至差分放大器110， 电压信号RB/RT是差分信号OB/OT的直流分量。图2示出图1中所示的半导体电路100的详细电路配置。差分放 大器110包括差分输入部111、负载电阻部112、负载调整部113以及 差分信号输出端子1Ma和114b。差分输入部111包括NMOS晶体管Nllla和Nlllb。 NMOS晶体 管Nllla和Nlllb具有分别接收输入差分信号IT/IB的栅极，以及被 分别连接至结点Al和A2的漏极。负载调整部113包括NMOS晶体管 N112a和N112b。 NMOS晶体管N112a和N112b具有分别接收电压信 号RB/RT的栅极，电压信号RB/RT是来自低通滤波器140的直流分量。 进一步地，NMOS晶体管N112a和N112b具有被分别连接至NMOS晶 体管Nllla和Nlllb的源极的漏极，以及被分别连接至接地端子的源 极。负载电阻部112包括NMOS晶体管N113a和N113b。NMOS晶体 管N113a和N113b具有每个都接收预定电压的栅极。进一步地，NMOS 晶体管N113a和N113b具有被分别连接至差分信号输出端子114a和 114b的漏极，以及被分别连接至结点Al和A2的源极。负载电阻部112 进一步包括PMOS晶体管Pl 14a和P114b。PMOS晶体管P114a和PI 14b 具有分别接收在结点Al和A2处的电势的栅极。进一步地，PMOS晶 体管P114a和P114b具有每个都被连接至电源电压端子的源极，以及 被分别连接至差分信号输出端子114a和114b的漏极。差分信号输出端 子114a和114b，将作为差分信号PB/PT的电压，分别输出至差分放大 器120。该电压是由负载电阻部112用流过差分输入部111的晶体管 Nllla和Nlllb的与输入差分信号IT/IB —致的电流分别产生的。差分放大器120包括差分输入部120、负载电阻部122、差分信号 输出端子123a和123b。差分放大器120用作差分缓冲器，以放大并输 出输入差分信号。差分输入部121包括NMOS晶体管N121a和N121b。 NMOS晶体 管N121a和N121b具有分别接收从差分放大器110输出的差分信号 PT/PB的栅极。进一步地，NMOS晶体管N121a和N121b具有每个都 被连接至接地端子的源极，以及被分别连接至结点Bl和B2的漏极。负载电阻部122包括NMOS晶体管N122a禾n N122b。 NMOS晶体管 N122a和N122b具有每个都接收预定电压的栅极。进一步地，NMOS 晶体管N122a和N122b具有被分别连接至差分信号输出端子123a和 123b的漏极，以及被分别连接至结点Bl和B2的源极。负载电阻部122 进一步包括PMOS晶体管P123a和P123b。PMOS晶体管P123a和P123b 具有每个都接收结点Bl和B2处的电势的栅极。进一步地，PMOS晶 体管P123a和P123b具有被分别连接至电源电压端子的源极，以及被 分别连接至差分信号输出端子123a和123b的漏极。差分信号输出端子 123a和123b,将作为差分信号QT/QB的电压，分别输出至CMOS反 相器130a和130b。图2所示的电路配置与相关技术的差分放大器1900 的电路配置类似，但是该电路可以在另一电路配置中实现。CMOS反相器130a和130b分别缓冲和反相差分信号QT/QB，并 将作为差分信号OB/OT的信号，分别输出至结点Cl和C2。低通滤波器M0包括传输门141a和141b以及PMOS晶体管P142a 和P142b。传输门141a和141b构成电阻部。PMOS晶体管P142a和 P142b构成栅极电容部142。传输门141a被连接在结点Cl和Dl之间， 其中CMOS反相器130a的输出端子被连接至结点Cl;并且传输门141b 被连接在结点C2和结点D2之间，其中CMOS反相器130b的输出端 子被连接至结点C2。构成栅极电容部142的PMOS晶体管P142a具有 被连接至结点D2的栅极、源极以及被连接至结点D1的漏极。以类似 方式，构成栅极电容部142的PMOS晶体管P142b具有被连接至结点 Dl的栅极、源极以及被连接至结点D2的漏极。在这种情况下，传输门141a和141b被用作低通滤波器140的电 阻器元件。PMOS晶体管P142a和P142b的栅极电容被用作低通滤波 器140的电容器元件。换言之，通过传输门141a和141b中的每一个的 电阻值以及PMOS晶体管P142a和P142b中的每一个的栅极电容形成 RC低通滤波器。结果，低通滤波器140能够输出直流分量的作为信号RB/RT的电压，其中所述直流分量是从差分信号OB/OT提取的，所述 差分信号OB/OT是半导体电路100的输出信号。下文参考图3中的波形图说明图2中所示的电路的操作。图3中 所示的输入差分信号IT/IB是通过在差分信号之间增加偏移获得的小 振幅正弦波，即，通过在信号IB上添加衰减信号的占空比的预定偏移 电压获得所述正弦波。被输入至用作半导体电路100的第一级差分放 大器的差分放大器110的输入差分信号IT/IB由差分放大器110放大， 并被分别作为差分信号PB/PT输出。进一步地，被输入至用作第二级差分放大器的差分放大器120的 差分信号PB/PT，由差分放大器120放大，并被分别作为差分信号 QT/QB输出。此外，差分信号QT/QB由第三级CMOS反相器130a和 130b分别反相为CMOS电平的差分信号OB/OT，并且该差分信号被作 为半导体电路100的最终输出而输出。此外，输出由低通滤波器140从差分信号OB/OT中的每一个提取 的DC电压分量，以及是DC电压的信号RB/RT。在这种情况下，当差 分信号OT/OB的占空比衰减时，是DC电压的信号RB/RT的电势，与 占空比的衰减的量一致地波动。例如，因为如上所述地将偏移加到信号IB，因此图3中所示的输 入差分信号IT/IB的占空比衰减。结果，差分信号OB/OT的占空比也 衰减。因此，如图3中所示，是来自低通滤波器140的输出的信号RT 的电势变得低于信号RB的电势。信号RB/RT被反馈至用作半导体电 路100的第一级差分放大器的差分放大器110的负载调整部113。然后， 负载调整部113通过使用信号RB/RT调整差分输入部111的输入的偏 移。通过该调整，信号IB的输入的偏移被减少，从而由于增加至信号 IB的偏移导致的占空比中的衰减减少。结果，是差分放大器110的输 出信号的差分信号PB/PT的占空比中的衰减被修正。被修正的差分信号PB/PT被输入至第二级差分放大器120，然后，被作为差分信号QT/QB输出。进一步地，差分信号QT/QB被分别输 入至CMOS反相器130a和130b，然后被作为差分信号OB/OT而输出。 因此，从CMOS反相器130a和130b分别输出的，作为半导体100的 最终输出的差分信号OB/OT的占空比中的衰退也被修正。在这种情况下，如上所述，半导体电路100将对应于最终输出的 差分信号OB/OT的信号RB/RT反馈至第一级差分放大器110。因此， 该修正不仅对于输入差分信号IT/IB的占空比中的衰减是有效的，而且 对于由于构成差分放大器110和120以及CMOS反相器130a和130b 的晶体管之间的相对变化所导致的占空比中的衰减也是有效的。例如， 考虑输入其占空比未衰减的输入差分信号，同时由于构成差分放大器 110和120的晶体管之间的相对变化导致差分信号OB/OT的占空比衰 减的情况。在这种情况下，由低通滤波器140从差分信号OB/OT提取 的信号RB/RT，根据差分放大器110和120产生的偏移而波动。结果， 被反馈至差分放大器110的信号RB/RT,控制差分输入部111的输入 的偏移，以引起负载调整部113来减少该偏移。如上所述，根据本发明的第一实施例的半导体电路100输出差分 信号OB/OT，作为该电路的最终输出。差分信号OB/OT被输入至低通 滤波器140，然后提取作为DC电压分量的信号RB/RT。半导体电路 100引起信号RB/RT被反馈至该电路的第一级差分放大器，以调整输 入的偏移，从而修正作为最终输出信号的差分信号OB/OT的占空比中 的衰减。半导体电路100不仅能够修正被输入至半导体电路100的输 入差分信号IT/IB的占空比中的衰减，还能够修正由于构成半导体电路 100的晶体管之间的相对变化导致的占空比中的衰减。相应地，与只有 输入差分信号的占空比中的衰减被修正的在先技术相比，半导体电路 IOO能够增强修正输出信号的占空比中的衰减的效果。进一步地，因为 在第一实施例中，仅增加了低通滤波器140和负载调整部113，因此抑制了电路尺寸的增加。进一步地，根据第一实施例的电路具有例如低 通滤波器140和负载调整部113具有较低功耗的优势。接下来，作为第一实施例的修改示例，低通滤波器140可以如图4、 图5、和图6所示地配置。如图4中所示，构成栅极电容部142的PMOS 晶体管P143a和P143b中的每一个的源极和漏极，可以被连接至接地 端子。进一步地，如图5中所示，可以使用电容器元件C144代替PMOS 晶体管的栅极电容部142。此外，如图6中所示，可以使用电阻器元件 R145a和R145b代替传输门141a和141b。构成栅极电容部142的PMOS 晶体管可以用NMOS晶体管代替。例如，可以使用电阻器元件R145a 和R145b代替传输门141a和141b，并且可以使用电容器元件C144代 替栅极电容部142。因此，能够同时使用多个上面提到的配置示例的组合。进一步地，作为第一实施例的另一修改示例，第一级差分放大器 110可以如图7至图17中所示地构造。在图2中，负载调整部113与 差分输入部111和负载电阻部112串联，但负载调整部113可以与差 分输入部111和负载电阻部112并联，如图7中所示。换言之，构成 负载调整部113的NMOS晶体管N112a被连接在差分信号输出端子 114a和接地端子之间，并且构成负载调整部113的NMOS晶体管Nl 12b 被连接在差分信号输出端子U4b和接地端子之间。在图7中所示的电 路配置中，获得与图2中所示的电路配置的操作和占空修正操作类似 的操作和占空修正操作。与图2中所示的电路配置相比较，垂直堆叠 的晶体管的级的数目减少，在电流消耗增加角度来说，这是不利的； 但在晶体管可以以低电源电压操作的角度来说，这是有利的。在图8 中，负载调整部113被连接在结点A1和A2以及接地端子之间。在图 9中，晶体管N113a和N113b被替换为负载调整部113的晶体管N112a 和N112b。在图10中，负载调整部113由PMOS晶体管P112a和P112b 构成。PMOS晶体管P112a被连接在电源电压端子以及晶体管P114a 之间，而且PMOS晶体管P112b被连接在电源电压端子和晶体管P114b之间。在图11中，以与图10中所示的电路中的类似的方式，负载调整部113由PMOS晶体管PI 12a和PI 12b构成。PMOS晶体管PI 12a 被连接在差分信号输出端子114a和电源电压端子之间，而且PMOS晶 体管P112b被连接在差分信号输出端子114b和电源电压端子之间。在图12中，负载电阻部112由PMOS晶体管P114a和P114b构成。 PMOS晶体管PI 14a的栅极被连接至差分信号输出端子114b，并且 PMOS晶体管P114b的栅极被连接至差分信号输出端子114a。负载电 阻部112与差分输入部111以及负载调整部113串联。在图13中，尽 管负载电阻部112以及差分输入部111具有与图12中的类似的构造， 但负载调整部113的NMOS晶体管N112a被连接在差分信号输出端子 114a和接地端子之间，并且负载调整部113的NMOS晶体管N112b被 连接在差分信号输出端子114b和接地端子之间。在图14中，尽管负 载电阻部112和差分输入部111具有与图12的配置类似的配置，但负 载调整部113由PMOS晶体管PI 12a和PI 12b构成，并且PMOS晶体 管P112a和P112b被连接在电源电压端子和负载电阻部112之间。在 图15中，尽管负载电阻部112和差分输入部111具有与图12的配置 类似的配置，但负载调整部113由PMOS晶体管P112a和P112b构成。 此外，PMOS晶体管P112a被连接在差分信号输出端子114a和电源电 压端子之间，并且PMOS晶体管P112b被连接在差分信号输出端子114b 和电源电压端子之间。作为第一实施例的又一修改示例，图9和图IO中所示的电路可以 与图16中所示的电路彼此组合，并且可以采用诸如负载调整部113a 和113b的多个负载调整部。进一步地，差分放大器110可以输入多个差分信号以及一对输入 差分信号。例如，如图17中所示，能够釆用下述电路配置，其中，两 对输入差分信号I1T/I1B和I2T/I2B被接收，并且执行控制，以便于响 应控制信号S1/S2，选择两对输入差分信号中的一对。应当注意的是，本发明不限于上面的实施例，而是可以在不脱离 本发明要旨的情况下作出适当修改。例如，代替如图2中所示的差分放大器110与差分放大器120和CMOS反相器130a和130b连接的三 级配置，可以只使用差分放大器U0的一级，或者可以将诸如被连接 至差分放大器110的差分放大器120的多个差分缓冲器彼此连接，以 形成奇数的多级。这种多级配置适合于输入差分信号具有较小振幅的 情况，以及较大输出负载被驱动的情况。进一步地，构成电路的每个 晶体管的传导类型可以相反。本发明显然不限于上面的实施例，而是可以在不脱离本发明的范 围和精神的情况下，作出修改和改变。
权利要求
1.一种半导体电路，包括接收输入差分信号的差分输入部；负载电阻部，其根据由所述差分输入部输出的电流来输出电压；差分信号输出端子，其输出对应于从所述负载电阻部输出的所述电压的差分信号；低通滤波器，其提取从所述差分信号输出端子输出的所述差分信号的直流分量；以及负载调整部，其反馈由所述低通滤波器提取的所述直流分量，以调整所述负载电阻部的电阻值。
2. 根据权利要求l所述的半导体电路，进一步包括连接在所述差 分信号输出端子和所述低通滤波器之间的多级差分缓冲器。
3. 根据权利要求l所述的半导体电路，其中，所述差分输入部包括第一晶体管，其具有接收所述输入差分信号中的一个的栅极；第二晶体管，其具有接收所述输入差分信号中的另一个的栅极。
4. 根据权利要求3所述的半导体电路，其中，所述负载电阻部包括第三晶体管，其连接在与所述第一晶体管的漏极相连接的第一结 点和所述差分信号输出端子中的一个之间；第四晶体管，其连接在与所述第二晶体管的漏极相连接的第二结 点和所述差分信号输出端子中的另一个之间；第五晶体管，其具有与所述差分信号输出端子中的所述一个相连 接的漏极和与所述第二结点相连接的栅极；以及第六晶体管，其具有与所述差分信号输出端子中的所述另一个相连接的漏极和与所述第一结点相连接的栅极。
5. 根据权利要求l所述的半导体电路，其中，所述负载电阻部包括第五晶体管，其具有与所述差分信号输出端子中的所述一个相连 接的漏极和与所述差分信号输出端子中的所述另一个相连接的栅极； 以及第六晶体管，其具有与所述差分信号输出端子中的所述另一个相 连接的漏极和与所述差分信号输出端子中的所述一个相连接的栅极。
6. 根据权利要求l所述的半导体电路，其中 所述负载调整部被连接至接地端子； 所述负载电阻部被连接至电源电压端子；并且所述差分输入部被连接在所述负载电阻部和所述负载调整部之
7.根据权利要求l所述的半导体电路，其中 所述负载调整部被连接至电源电压端子； 所述差分输入部被连接至接地端子；并且所述负载电阻部被连接在所述负载调整部和所述差分输入部之
8. 根据权利要求l所述的半导体电路，其中 所述负载电阻部被连接至电源电压端子； 所述差分输入部被连接至接地端子；并且所述负载调整部被并联连接于所述差分输入部和所述接地端子。
9. 根据权利要求l所述的半导体电路，其中 所述负载电阻部被连接至电源电压端子； 所述差分输入部被连接至接地端子；并且所述负载调整部被并联连接于所述负载电阻部和电源电压端子。
10. 根据权利要求l所述的半导体电路，其中，所述负载调整部被 连接在所述差分信号输出端子和接地端子之间。
11. 根据权利要求l所述的半导体电路，其中，所述负载调整部被 连接在所述差分信号输出端子和电源电压端子之间。
12. 根据权利要求3所述的半导体电路，其中，所述负载电阻部包括.'所述负载调整部，其连接在与所述第一晶体管的漏极相连接的第 一结点和所述差分信号输出端子中的一个之间，并且连接在与所述第 二晶体管的漏极相连接的第二结点和所述差分信号输出端子中的另一 个之间；第五晶体管，其具有与所述第二结点相连接的栅极和与所述差分信号输出端子中的所述一个相连接的漏极；以及第六晶体管，其具有与所述第一结点相连接的栅极和与所述差分信号输出端子中的所述另一个相连接的漏极。
13. 根据权利要求12所述的半导体电路，其中，所述差分输入部 被连接在所述负载电阻部和接地端子之间。
14. 根据权利要求l所述的半导体电路，其中，所述低通滤波器包 括电阻部和电容部。
15. 根据权利要求14所述的半导体电路，其中，所述电阻部包括 传输门。
16. 根据权利要求14所述的半导体电路，其中，所述电阻部包括 电阻器元件。
17. 根据权利要求14所述的半导体电路，其中，所述电容部包括晶体管的栅极电容。
18. 根据权利要求14所述的半导体电路，其中，所述电容部包括 电容器元件。
19. 根据权利要求14所述的半导体电路，其中 所述电阻部包括第一传输门及第二传输门，并且所述电容部包括第七晶体管的栅极电容和第八晶体管的栅极电容；所述第一传输门具有一个端子用于接收从所述差分信号输出端子 输出的所述差分信号中的一个，并且具有被连接至第三结点的另一个 端子；所述第二传输门具有一个端子用于接收从所述差分信号输出端子 输出的所述差分信号中的另一个，并且具有被连接至第四结点的另一 个端子；所述第七晶体管具有被连接至所述第三结点的漏极和源极，并且 具有被连接至所述第四结点的栅极；并且所述第八晶体管具有被连接至所述第四结点的漏极和源极，并且 具有被连接至所述第三结点的栅极。
20. 根据权利要求14所述的半导体电路，其中所述电阻部包括第一传输门及第二传输门，并且所述电容部包括 第七晶体管的栅极电容和第八晶体管的栅极电容；所述第一传输门具有一个端子用于接收从所述差分信号输出端子 输出的所述差分信号中的一个，并且具有被连接至第三结点的另一个 端子；所述第二传输门具有一个端子用于接收从所述差分信号输出端子 输出的所述差分信号中的另一个，并且具有被连接至第四结点的另一 个端子；所述第七晶体管具有被连接至接地端子的漏极和源极，并且具有被连接至所述第三结点的栅极；并且所述第八晶体管具有被连接至所述接地端子的漏极和源极，并且 具有被连接至所述第四结点的栅极。
全文摘要
根据本发明的一种半导体电路包括差分输入部，接收输入差分信号；负载电阻部，根据所述差分输入部输出的电流而输出电压；差分信号输出端子，输出对应于从所述负载电阻部输出的所述电压的差分信号；低通滤波器，提取从所述差分信号输出端子输出的所述差分信号的直流分量；以及负载调整部，反馈由所述低通滤波器提取的所述直流分量，以调整所述负载电阻部的电阻值。
文档编号H03K19/0944GK101404481SQ200810161948
公开日2009年4月8日 申请日期2008年10月6日 优先权日2007年10月3日
发明者青木泰 申请人:恩益禧电子股份有限公司