专利名称：异步采样率转换中的快速追踪和抖动改善的方法
技术领域：
本发明总的来说涉及异步采样率转换，更具体地，涉及在异步采样率转换中的快
速追踪和抖动改善的方法。
背景技术：
在数字信号处理的某些特定应用中，需要改变信号的采样率，将其增加或减小。例如，在电信系统中，需要发射和接收不同类型的信号(例如传真、语音、视频等)，根据相应的带宽，可能要求以不同速率处理各种信号。将信号从某一速率转换为另一不同速率的过程被称为采样率转换。在某些应用中，通过独立的时钟来控制输入和输出采样，该过程就被称为异步采样率转换。关于采样率转换技术，可以参看J. Proakis和D. Manolakis的"Digital Signal Processing" (thirdedition，Prentice Hall，1996)。
例如，对于某些应用来说，需要在诸如数字信号处理器(DSP)的处理器中包含一个被称为"异步采样率转换(ASRC)"的模块。例如，该模块可用于将音频数据流从一种采样率转换为另一种采样率。ASRC模块的主要特性是响应时间，以及在转换之后的信号与噪声失真比(SNDR)。 影响ASRC的SNDR最终性能的一个重要因素是输入采样率FSin和输出采样率Fs。ut之比FSi乂Fs。ut。其需要较快的收敛时间以及较低的抖动。这是因为，较慢的收敛会导致缓冲欠载运行(underrun)或过载运行(overrun)，而抖动会使SNDR最终性能下降。
专利文献W0 2003/081774Al给出了一种用于异步采样率转换的数字锁相环(DPLL)，该DPLL可对Fsin/Fs。ut比率进行追踪。 图1是现有技术的异步采样率转换(ASRC)数字锁相环(DPLL)的示意框图。
如图1所示，现有技术的ASRC DPLL包括输入计数器101和系统计数器104两条分支，分别进行第一处理和第二处理。 进行第一处理的第一处理单元包括输入计数器IOI，其基于输入时钟来进行控制；第一锁存器102，其输入端接收输入计数器101的输出，其基于输出时钟来进行控制，在输出时钟有效时锁存第一输入信号，输出第一处理输入信号。 进行第二处理的第二处理单元包括系统计数器104，其基于DSP系统时钟进行控制，由输入时钟进行复位；第二锁存器109，其类似于第一锁存器102，其输入端接收系统计数器104的输出，其基于输出时钟进行控制，在输出时钟有效时锁存第二输入信号；第三锁存器105，其输入端也接收系统计数器104的输出，第三锁存器105基于输入时钟进行控制；第四锁存器106，其输入端接收第三锁存器105的输出，其基于输出时钟进行控制，在输出时钟有效时锁存输入的信号；以及除法模块107，其接收第二锁存器109输出的信号x与第四锁存器106输出的信号y，对二者进行除法运算，从而输出第二处理输入信号。
第一处理输入信号与第二处理输入信号在第一加法器103相加，并输出至减法器108。在减法器108中，用第一处理输入信号与第二处理输入信号相加而生成的相加输入信号C减去反馈信号(后文将描述反馈信号的生成)，得到预测输入信号(差信号)E。
减法器的输出，即预测输入信号(差信号)E，分别输入到两个增益放大器113和114。其中，第一增益放大器113的放大增益为Ki，而第二增益放大器114的放大增益为Kp。根据预测输入信号，增益控制器115对两个增益放大器113和114分别进行控制。
预测输入信号E经过增益放大器113放大之后进入第一积分器111，输出第一积分信号。预测输入信号E经过增益放大器114放大之后，与第一积分信号在第二加法器110相加，生成相加放大信号R。 相加放大信号R经过第二积分器112输出为整数部分n。和分数部分f。第二积分器112受到输出时钟的控制，且第二积分器112的输出作为反馈信号，回到减法器108，通过用相加输入信号C减去该反馈信号而得到预测输入信号(差信号)E。 但是，如果使用该专利文献中所给出的实现方式，当输入采样率非常接近于输出采样率时，SNDR性能就会比较低，只有90dB，而无法达到理想的120dB。
具体地说，通过图1可以看出DPLL的输入数据来自输入计数器101和系统计数器104，并且经过了锁存器102、 109、 106。但在现有技术中，来自锁存器109、 106的输出并不来自于相同的输入时钟间隔。由于计数器101和104具有量化组件，需要很小心地来处理量化误差。根据实时实现方法，由于锁存器109和106的输出在时间上无法对准，将会放大量化误差，从而导致DPLL的输入具有较大的抖动，这降低了 SNDR性能。
发明内容
为了解决以上的问题，本发明提供了异步采样率转换中的快速追踪和抖动改善的方法。 基于专利文献W0 2003/081774A1中给出的用于进行比率追踪的数字锁相环(DPLL)，本发明提出了一种快速搜索机制用于DPLL进行收敛，同时提出了一种数据对准方法以便减小抖动。 在本发明中，通过重新对准数据来减小抖动，并且减小了比率估计上的误差，从而大大改善了 SNDR最终性能。 在搜索周期期间，使用了特殊的参数，以便加速DPLL收敛时间。 根据本发明第一方面，提供了一种在数字锁相环(DPLL)中的控制装置，包括计
数器，对采样数进行计数；以及增益控制器，其与所述计数器进行通信，将控制装置的两个
分支的增益设置并保持为固定值，该固定值使得DPLL能够对所需值进行搜索以确定到所
需值附近，当计数器中计数的采样数达到预定数值时，所述增益控制器减小增益。 优选地，所述控制装置进一步包括减法器，其从输入信号中减去反馈信号以生成
预测输入信号；第一增益放大器，其使用第一增益来放大预测输入信号以生成第一放大信
号；第二增益放大器，其使用第二增益来放大预测输入信号以生成第二放大信号；第一积
分器，连接到第一增益放大器，其对第一放大信号进行积分以生成第一积分信号；加法器，
连接到第一积分器和第二增益放大器，其将第一积分信号与第二放大信号相加以生成相加
信号；以及第二积分器，连接到加法器，当输出时钟有效时，所述第二积分器对相加信号进
行积分，并生成反馈信号。其中，所述增益控制器确定预测输入信号的绝对值是否大于预
定阈值，以便在预测输入信号的绝对值大于预定阈值时将第一增益和第二增益设置为固定
值，从而将第一和第二增益保持在固定值，以使得DPLL能够搜索到所需值附近，并且当计数器中计数的采样数达到预定数值时减小所述第一和第二增益。 优选地，增益的固定值为1。 优选地，预定采样数为至少4个采样。 根据本发明第二方面，提供了一种用于异步采样率转换(ASRC)设备的数字锁相环(DPLL)，包括第一处理单元，其基于输入时钟和输出时钟来生成和处理第一输入信号以产生第一处理输入信号；第二处理单元，其基于输入时钟、输出时钟和系统时钟来处理生成和第二输入信号以产生第二处理输入信号；第一加法器，连接到所述第一和第二处理单元，其将所述第一和第二处理输入信号相加以产生相加输入信号；以及闭环控制单元，连接到第一加法器。其中，所述闭环控制单元包括计数器，其对采样数进行计数；和增益控制器，其将闭环控制单元的两个分支的增益设置并保持在固定值，以使得DPLL搜索到所需值的附近，并且在采样计数达到预定数值时减小两个分支的增益。 优选地，所述DPLL进一步包括减法器，连接到第一加法器，从相加输入信号中减去反馈信号以生成预测输入信号。所述闭环控制单元进一步包括第一增益放大器，连接到减法器，其使用第一增益来放大预测输入信号以生成第一放大信号；第二增益放大器，连接到减法器，其使用第二增益来放大预测输入信号以生成第二放大信号；第一积分器，连接到第一增益放大器，其对第一放大信号进行积分以生成第一积分信号；第二加法器，连接到第一积分器和第二增益放大器，其将第一积分信号与第二放大信号相加以生成相加放大信号；其中，所述增益控制器确定预测输入信号的绝对值是否大于预定阈值，在确定预测输入信号的绝对值大于预定阈值时将第一增益和第二增益设置为固定值，将第一和第二增益保持在固定值，以使得DPLL能够搜索到所需值附近，并且当计数器中计数的采样数达到预定数值时减小所述第一和第二增益。所述DPLL进一步包括第二积分器，连接到第二加法器，当输出时钟有效时，所述第二积分器对相加放大信号进行积分，以生成反馈信号。
优选地，在所述第二处理单元的两个分支中处理所述第二输入信号，且在产生第二处理输入信号之前，根据第一处理输入信号的变化状态来重新对准来自所述两个分支的信号，以使得来自所述两个分支的信号在相同的输入时钟间隔中采样。 优选地，所述第一处理单元包括第一锁存器，其在输出时钟有效时基于输入时钟来锁存第一输入信号。所述第二处理单元包括第二锁存器，其在输出时钟有效时基于输入时钟和系统时钟来锁存第二输入信号；第三锁存器，其在输出使能(0EN)信号有效或者在主时钟间隔中出现输入和输出时钟上升沿时锁存第二输入信号；第四锁存器，其在输出时钟有效时锁存第三锁存器输出的信号；用于根据第一锁存器输出的信号的变化状态将第二锁存器输出的信号与第四锁存器输出的信号进行重新对准的装置，以使得第二锁存器输出的信号与第四锁存器输出的信号在相同的输入时钟间隔中采样；以及用于对来自第二锁存器和第四锁存器的重新对准后的输入信号执行除法并且输出第二处理输入信号的装置。
优选地，所述第二处理单元进一步包括第五锁存器，其生成0EN信号，其中，当输出信号有效且在主时钟间隔没有出现输入时钟上升沿时，所述0EN信号有效。
优选地，增益的固定值为1。
优选地，预定采样值为至少4个采样。 根据本发明第三方面，提供了一种用于异步采样率转换(ASRC)设备的数字锁相环(DPLL)，包括第一处理单元，其基于输入时钟和输出时钟来处理生成和第一输入信号
8以产生第一处理输入信号；第二处理单元，其基于输入时钟、输出时钟和系统时钟来生成和 处理第二输入信号以产生第二处理输入信号，其中所述第二处理单元包括两个分支用来处 理所述第二输入信号，且在产生第二处理输入信号之前，根据第一处理输入信号的变化状 态来重新对准来自所述两个分支的信号，以使得来自所述两个分支的信号在相同的输入时 钟间隔中采样；第一加法器，连接到所述第一和第二处理单元，其将所述第一和第二处理输 入信号相加以产生相加输入信号；以及闭环控制单元，其输入包括相加输入信号与闭环控 制单元所生成的反馈信号之差。 优选地，所述闭环控制单元包括计数器，其对采样数进行计数；和增益控制器， 其将闭环控制单元的两个分支的增益设置并保持在固定值，以使得DPLL搜索到所需值的 附近，并且当计数器中计数的采样数达到预定数值时减小增益。 优选地，所述DPLL进一步包括减法器，连接到第一加法器，从相加输入信号中减
去反馈信号以生成预测输入信号。所述闭环控制单元进一步包括第一增益放大器，连接
到减法器，其使用第一增益来放大预测输入信号以生成第一放大信号；第二增益放大器，连
接到减法器，其使用第二增益来放大预测输入信号以生成第二放大信号；第一积分器，连接
到第一增益放大器，其对第一放大信号进行积分以生成第一积分信号；第二加法器，连接到
第一积分器和第二增益放大器，其将第一积分信号与第二放大信号相加以生成相加放大信
号。其中，所述增益控制器确定预测输入信号的绝对值是否大于预定阈值，在确定预测输入
信号的绝对值大于预定阈值时将第一增益和第二增益设置为固定值，将第一和第二增益保
持在固定值，以使得DPLL能够搜索到所需值附近，并且当计数器中计数的采样数达到预定
数值时减小所述第一和第二增益。所述DPLL进一步包括第二积分器，连接到第二加法器，
当输出时钟有效时，所述第二积分器对相加放大信号进行积分，以生成反馈信号。 优选地，增益的固定值为1。 优选地，预定采样数为至少4个采样。 优选地，所述第一处理单元包括第一锁存器，其在输出时钟有效时基于输入时钟 来锁存第一输入信号。所述第二处理单元包括第二锁存器，其在输出时钟有效时基于输入 时钟和系统时钟来锁存第二输入信号；第三锁存器，其在输出使能(0EN)信号有效或者在 主时钟间隔中出现输入和输出时钟上升沿时锁存第二输入信号；第四锁存器，其在输出时 钟有效时锁存第三锁存器输出的信号；用于根据第一锁存器输出的信号的变化状态将第二 锁存器输出的信号与第四锁存器输出的信号进行重新对准的装置，以使得第二锁存器输出 的信号与第四锁存器输出的信号在相同的输入时钟间隔中采样；以及用于对来自第二锁存 器和第四锁存器的重新对准后的输入信号执行除法并且输出第二处理输入信号的装置。
优选地，所述第二处理单元进一步包括第五锁存器，其生成0EN信号，其中，当输 出信号有效且在主时钟间隔没有出现输入时钟上升沿时，所述0EN信号有效。
由以上所述的技术方案可以看出，在本发明中，对DPLL结构进行了改动，提出了 一种数据重对准机制，将其作为DPLL的预处理的一部分。通过这样的方式，本发明减小了 抖动，并且获得了对比率FSi乂Fs。ut的几乎无抖动的估计。系统SNDR可以达到120dB甚至 更高。 此外，在本发明中，还提出了基于预处理阶段提供的信息而进行的快速搜索机制。 通过利用这样的快速搜索机制，二阶DPLL可以几乎只在4个采样内就快速地搜索到Fsin/Fs。ut的精确值附近。 也就是说，本发明所取得的技术效果包括当输入采样率非常接近于输出采样率时，使用数据重对准，数据采样可以与正确时序重新对准，由此减小量化误差的影响，同时减小了抖动，并极大地改善了性能。SNDR达到了 120dB。使用差信号来重新启动DPLL并且激活快速搜索机制，DPLL可以快速搜索到精确值附近。
图1是现有技术的异步采样率转换(ASRC)数字锁相环(DPLL)的示意框图； 图2是根据本发明的ASRC DPLL的示意框图，其在图1的基础上进行了改进； 图3是没有进行数据重对准的比率估计误差的示意图； 图4是没有进行数据重对准的系统SNDR示意图； 图5A是根据本发明进行数据重对准后的比率估计误差的示意图； 图5B是对图5A进行放大后的示意图； 图6是根据本发明进行数据重对准后的系统SNDR的示意图； 图7是快速搜索的估计误差示意图； 图8是图7的放大视图； 图9是没有进行快速搜索的估计误差示意图；以及 图10是图9的放大视图。
具体实施例方式
下面结合具体实施例来描述本发明的特点与优势。 图2是根据本发明的ASRC DPLL的示意框图，其在图1的基础上进行了改进。在此通过引用，将专利文献WO 2003/081774A1中的内容结合到本发明的公开中。
如图2所示，根据本发明的ASRC DPLL包括输入计数器201和系统计数器204两条分支，分别进行第一处理和第二处理。 进行第一处理的第一处理单元包括输入计数器201，其基于输入时钟来进行控制；第一锁存器202，其输入端接收输入计数器201的输出，其基于输出时钟来进行控制，在输出时钟有效时锁存第一输入信号，输出第一处理输入信号。 进行第二处理的第二处理单元包括系统计数器204，其基于DSP系统时钟进行控制，由输入时钟进行复位；第二锁存器209，其类似于第一锁存器202，其输入端接收系统计数器204的输出，其基于输出时钟进行控制，在输出时钟有效时锁存第二输入信号；第三锁存器205，其输入端也接收系统计数器204的输出，与图1中的第三锁存器105不同的是，图2中的第三锁存器205不仅基于输入时钟进行控制，而且基于输出使能(OEN)信号与输出信号进行控制；第四锁存器206，其输入端接收第三锁存器205的输出，其基于输出时钟进行控制，在输出时钟有效时锁存输入的信号；数据重对准模块208，该模块接收第二锁存器209输出的信号与第四锁存器206输出的信号，在数据重对准模块208中，用于根据第一锁存器202输出的信号的变化状态将第二锁存器209输出的信号与第四锁存器206的输出进行重新对准，以使得第二锁存器209输出的信号与第四锁存器206输出的信号在相同的输入时钟间隔中采样；以及除法模块207，其接收第二锁存器209输出的信号与第四锁存器206输出的信号在重新对准后的输入信号x和y，对二者进行除法运算，从而输出第二处理 输入信号。 第一处理输入信号与第二处理输入信号在第一加法器203相加，并输出至减法器 211。在减法器211中，用第一处理输入信号与第二处理输入信号相加而生成的相加输入信 号C减去反馈信号(后文将描述反馈信号的生成)，得到闭环控制单元212的输入，即预测 输入信号(差信号)E。 闭环控制单元212包括第一增益放大器213和第二增益放大器215。减法器211 的输出，作为闭环控制单元212的输入，即，预测输入信号(差信号)E，分别输入到这两个增 益放大器。其中，第一增益放大器213的放大增益为Ki，而第二增益放大器215的放大增益 为Kp。根据预测输入信号E，增益控制器214对两个增益放大器213和215分别进行控制， 将闭环控制单元212的两个增益&和Kp设置并保持在固定值，以使得DPLL搜索到所需值 的附近。闭环控制单元212还包括计数器217，用于对采样数进行计数。当采样计数值达到 预定数值时，增益控制器214将减小两个增益放大器213和215的增益&和Kp。
预测输入信号E经过增益放大器213放大之后进入第一积分器216，输出第一积分 信号。预测输入信号经过增益放大器215放大之后，与第一积分信号在第二加法器218相 加，生成相加放大信号R，即闭环控制单元212的输出。 相加放大信号R经过第二积分器219输出为整数部分n。和分数部分f 。第二积分 器219受到输出时钟的控制，且第二积分器219的输出作为反馈信号，回到减法器211，通过 用相加输入信号C减去该反馈信号而得到闭环控制单元212的输入，即预测输入信号(差 信号)E。 前面提到了，在现有技术中，参看图1， DPLL的输入数据来自输入计数器101和系 统计数器104，并且经过了锁存器102、 109、 106。来自锁存器109、 106的输出并不来自于相 同的输入时钟间隔。由于计数器101和104具有量化组件，需要很小心地来处理量化误差。 根据实时实现方法，由于锁存器109和106的输出在时间上无法对准，将会放大量化误差， 从而导致DPLL的输入具有较大的抖动，这降低了 SNDR性能。 图2中加入了数据重对准模块208。为了完成数据重对准的操作，需要有额外的 逻辑的帮助。图2中示出了这样的额外的逻辑。第三锁存器205不仅基于输入时钟进行控 制，而且基于OEN信号与输出信号进行控制。使用第五锁存器210来生成0EN信号。第五 锁存器210的输入为逻辑"l"。使用输入时钟上升沿对第五锁存器210进行复位，使用逻辑 运算"输出时钟&(！输入时钟)"来控制第五锁存器210进行锁存，输出0EN信号。OEN信 号经过逻辑运算"OENl输出时钟"，与输入时钟一起输入一个与门，该与门的输出用于控制 第三锁存器205将第二处理信号锁存输出到第四锁存器206。
数据重对准的步骤为 1)当处于特殊输入时钟间隔时，出现输出时钟事件，并且，如果在主时钟间隔没有 输入时钟的上升沿出现，第五锁存器10将生成信号OEN = 1，以表明应该对该特殊输入时 钟间隔进行锁存。信号OEN在输入时钟的每次上升沿之后被清零，即复位。
2)当信号OEN二 l或者在相同主时钟间隔中出现输入/输出时钟上升沿时，将由 第三锁存器205对该特殊输入时钟间隔进行锁存，稍后，其将出现在第四锁存器206的输出
丄山顺。
3)在除法模块207中进行除法运算之前，根据来自第一锁存器202的输出的变化 状态，将第二锁存器209的输出与第四锁存器206的输出重新对准，保证它们在相同输入时 钟间隔中采样。 4)进行除法运算以及之后的PLL环路正常步骤。 以上，在第3)步骤中提到了 根据来自第一锁存器202的输出的变化状态，将第 二锁存器209的输出与第四锁存器206的输出重新对准，保证它们在相同输入时钟间隔中 采样。即，在数据重对准模块208中，保证把第一锁存器202、第二锁存器209和第四锁存 器206的输出都重新对准。具体地说，由于第四锁存器206的输出总是比第一锁存器202、 第二锁存器209的输出要晚，所以本发明通过把第一锁存器202、第二锁存器209和第四锁 存器206的输出缓存到缓冲器(未示出)里，然后搜寻第一锁存器202、第二锁存器209和 第四锁存器206的输出的办法来对齐。这个对齐的特征就是当第一锁存器202的输出变化 了，第四锁存器206的输出才是上次那个输出时钟所对应的输入时钟的周期值。本领域技 术人员应该理解，上述的数据重对准方法与模块，包括其中所提到的缓冲器以及判断输出、 判断对准的方法与器件，都可以用各种本领域已知的方法、逻辑和/或器件来实现，因此， 本发明也并没有将数据重对准模块208限定为具体的硬件来实现。使用这样的数据重对准 模块208以实现本发明的功能与技术效果，是本发明的一个重要创新。
在定点C代码仿真中，假设输入采样率为48000. 01123kHz，输出采样率为 48000kHz。图3-6示出了系统仿真结果的比较。图3_6中，X轴表示采样数。图3、5A和5B 中，Y轴表示与所需值的估计误差；图4、6中，Y轴表示SNDR，单位为dB。
图3是没有进行数据重对准的比率估计误差的示意图。图4是没有进行数据重对 准的系统SNDR示意图。可以看出，抖动非常高。图3和4反映出的问题是，如果没有进行数 据重对准，在大约800000个采样之后，比率估计的最终误差还在+/-100附近振荡，而SNDR 值则在80dB 120dB的范围内振荡。 图5A是根据本发明进行数据重对准后的比率估计误差的示意图；图5B是对图5A 进行放大后的示意图。图6是根据本发明进行数据重对准后的系统SNDR的示意图。可以 看出，抖动得到了减小。由图5A、5B、6可以得出结论，进行了数据重对准后，在大约800000 个采样之后，比率估计的最终误差已经在+/_1附近振荡(这是定点C仿真中的最小误差)， 而SNDR值则稳定在130dB附近。 通过以上的对比，可以知道，数据重对准机制极大地改善了系统的性能。
再来看DPLL的快速搜索。 由图2中的结构可以知道，根据本发明的DPLL使用了 PI(比例分支与积分器分 支，Proportional Branch and Integrator Branch)环路滤波器。通过选择K丄=1禾口 Kp =1，并将这些参数保持至少4个采样，就可以支持快速搜索性能。
快速搜索机制的特点包括 l)DPLL使用预测差信号(即从减法器211输出的信号E)来决定是否启动快速搜 索。如果预测差的绝对值太大，DPLL就将运行快速搜索操行。 2)如果全时保持& = l和Kp = l，在DPLL的输出端就会出现较大的抖动，从而会 产生较差的SNDR值。 3)如果上述参数不能稳定保持至少4个采样，则快速搜索功能就不能全部完成，
12快速搜索机制就没有用了。 4)快速搜索机制能够使得在4个采样以内就让DPLL搜索到所需值的附近。
5)在快速搜索周期结束之后，DPLL就应该使用较小的&和Kp，以便减小来源于量 化误差的抖动的影响。 图7 10中示出了具有快速搜索和不具有快速搜索的仿真结果。在图7 10中， X轴表示采样数，Y轴表示与所需值的估计误差。 图7是快速搜索的估计误差示意图。图8是图7的放大视图。图9是没有进行快
速搜索的估计误差示意图。图10是图9的放大视图。由上述图的对比可知，仿真结果显示，
通过快速搜索机制，DPLL可以在4个采样以内就搜索到所需值的附近。 对上述的图3 10的仿真结果进行总结，可以得出以下结论。 在本发明中，对DPLL结构进行了改动，提出了一种数据重对准机制，将其作为
DPLL的预处理的一部分。通过这样的方式，本发明减小了抖动，并且获得了对比率FSi乂Fs。ut
的几乎无抖动的估计。系统SNDR可以达到120dB甚至更高。 此外，在本发明中，还提出了基于预处理阶段提供的信息而进行的快速搜索机制。 通过利用这样的快速搜索机制，二阶DPLL可以几乎只在4个采样内就快速地搜索到Fsin/ Fs。ut的精确值附近。 也就是说，本发明所取得的技术效果包括当输入采样率非常接近于输出采样率 时，使用数据重对准，数据采样可以与正确时序重新对准，由此减小量化误差的影响，同时 减小了抖动，并极大地改善了性能。SNDR达到了 120dB。使用差信号来重新启动DPLL并且 激活快速搜索机制，DPLL可以快速搜索到精确值附近。 此外，利用快速搜索，系统可以避免缓冲欠载运行和/或缓冲过载运行问题。
除了以上提出的系统方面的改进外，本领域技术人员应该认识到，本发明实际上 还提供了一种在数字锁相环(DPLL)中进行数据重对准的方法，其包括基于输入时钟和输 出时钟处理生成和第一输入信号以产生第一处理输入信号；以及基于输入时钟、输出时钟 和系统时钟处理生成和第二输入信号以产生第二处理输入信号，其中，第二输入信号在两 个分支中进行处理，在产生第二处理输入信号之前，根据第一处理输入信号的变化状态来 重新对准来自所述两个分支的信号，以使得来自所述两个分支的信号在相同的输入时钟间 隔中采样。 在上述方法中，处理第一输入信号的步骤包括a)第一锁存器在输出时钟有效时 基于输入时钟来锁存第一输入信号。处理第二输入信号的步骤包括b)第二锁存器在输 出时钟有效时基于输入时钟和系统时钟来锁存第二输入信号；C)第三锁存器在输出使能 (OEN)信号有效或者在主时钟间隔中出现输入和输出时钟上升沿时锁存第二输入信号；d) 第四锁存器在输出时钟有效时锁存第三锁存器输出的信号；e)用于根据第一锁存器输出 的信号的变化状态将第二锁存器输出的信号与第四锁存器输出的信号进行重新对准，以使 得第二锁存器输出的信号与第四锁存器输出的信号在相同的输入时钟间隔中采样。
当输出信号有效且在主时钟间隔没有出现输入时钟上升沿时，上述OEN信号有 效。在上述步骤e)之后，执行除法运算以及随后的PLL环路步骤。该DPLL可用于异步采 样率转换中。 根据本发明，还提供了一种用于异步采样率转换(ASRC)设备的数字锁相环(DPLL)，包括第一处理单元，其基于输入时钟和输出时钟来处理生成和第一输入信号以产 生第一处理输入信号；第二处理单元，其基于输入时钟、输出时钟和系统时钟来生成和处理 第二输入信号以产生第二处理输入信号，其中所述第二处理单元包括两个分支用来处理所 述第二输入信号，且在产生第二处理输入信号之前，根据第一处理输入信号的变化状态来 重新对准来自所述两个分支的信号，以使得来自所述两个分支的信号在相同的输入时钟间 隔中采样。 所述第一处理单元包括第一锁存器，其在输出时钟有效时基于输入时钟来锁存 第一输入信号。所述第二处理单元包括第二锁存器，其在输出时钟有效时基于输入时钟和 系统时钟来锁存第二输入信号；第三锁存器，其在输出使能(0EN)信号有效或者在主时钟 间隔中出现输入和输出时钟上升沿时锁存第二输入信号；第四锁存器，其在输出时钟有效 时锁存第三锁存器输出的信号；用于根据第一锁存器输出的信号的变化状态将第二锁存器 输出的信号与第四锁存器输出的信号进行重新对准的装置，以使得第二锁存器输出的信号 与第四锁存器输出的信号在相同的输入时钟间隔中采样。 所述第二处理单元进一步包括第五锁存器，其生成OEN信号，其中，当输出信号有 效且在主时钟间隔没有出现输入时钟上升沿时，所述0EN信号有效。所述第二处理单元进 一步包括执行除法运算的装置以及执行随后的PLL环路的装置。该DPLL可用于异步采样 率转换中。 本发明还提供了一种在数字锁相环(DPLL)中进行控制的方法，包括将控制装置 的两个分支的增益设置并保持为固定值，使得DPLL能够对所需值进行搜索以确定所需值 附近，当采样数达到预定数值时，减小增益。 该控制方法进一步包括从输入信号中减去反馈信号以生成预测输入信号；对使 用第一增益放大的预测信号进行积分以生成第一积分信号；将第一积分信号与对预测信号 使用第二增益放大得到的第二放大信号相加以生成相加信号；以及当输出时钟有效时，对 相加信号进行积分，并生成反馈信号。其中，将控制装置的两个分支的增益设置并保持为固 定值包括确定预测输入信号的绝对值是否大于预定阈值，以便在预测输入信号的绝对值 大于预定阈值时将第一增益和第二增益设置为固定值，从而将第一和第二增益保持在固定 值，以使得DPLL能够搜索到所需值附近，并且当采样数达到预定数值时减小所述第一和第 二增益。 其中所述的增益的固定值为1，所述的预定采样数为至少4个采样。该DPLL可用 于异步采样率转换。 实际上，本发明还提供了一种采样率转换装置，其用于确定输入采样率与输出采 样率之比，该采样率转换装置包括了如本发明所述的DPLL，其中，输入时钟对应于输入采 样率，输出时钟对应于输出采样率，达到稳态时，反馈信号就是输入采样率与输出采样率之 比。
权利要求
一种在数字锁相环(DPLL)中的控制装置，包括计数器，对采样数进行计数；以及增益控制器，其与所述计数器进行通信，将控制装置的两个分支的增益设置并保持为固定值，该固定值使得DPLL能够对所需值进行搜索以确定到所需值附近，当计数器中计数的采样数达到预定数值时，所述增益控制器减小增益。
2. 如权利要求1所述的控制装置，其进一步包括减法器，其从输入信号中减去反馈信号以生成预测输入信号；第一增益放大器，其使用第一增益来放大预测输入信号以生成第一放大信号；第二增益放大器，其使用第二增益来放大预测输入信号以生成第二放大信号；第一积分器，连接到第一增益放大器，其对第一放大信号进行积分以生成第一积分信号；加法器，连接到第一积分器和第二增益放大器，其将第一积分信号与第二放大信号相加以生成相加信号；以及第二积分器，连接到加法器，当输出时钟有效时，所述第二积分器对相加信号进行积分，并生成反馈信号；其中，所述增益控制器确定预测输入信号的绝对值是否大于预定阈值，以便在预测输入信号的绝对值大于预定阈值时将第一增益和第二增益设置为固定值，从而将第一和第二增益保持在固定值，以使得DPLL能够搜索到所需值附近，并且当计数器中计数的采样数达到预定数值时减小所述第一和第二增益。
3. 如权利要求1所述的控制装置，其中所述的增益的固定值为1。
4. 如权利要求1所述的控制装置，其中所述的预定采样数为至少4个采样。
5. —种用于异步采样率转换(ASRC)设备的数字锁相环(DPLL)，包括第一处理单元，其基于输入时钟和输出时钟来生成和处理第一输入信号以产生第一处理输入信号；第二处理单元，其基于输入时钟、输出时钟和系统时钟来生成和处理第二输入信号以产生第二处理输入信号；第一加法器，连接到所述第一和第二处理单元，其将所述第一和第二处理输入信号相加以产生相加输入信号；以及闭环控制单元，连接到第一加法器，其中，所述闭环控制单元包括计数器，其对采样数进行计数；和增益控制器，其将闭环控制单元的两个分支的增益设置并保持在固定值，以使得DPLL搜索到所需值的附近，并且在采样计数达到预定数值时减小两个分支的增益。
6. 如权利要求5所述的DPLL，其进一步包括减法器，连接到第一加法器，从相加输入信号中减去反馈信号以生成预测输入信号；所述闭环控制单元进一步包括第一增益放大器，连接到减法器，其使用第一增益来放大预测输入信号以生成第一放大信号；第二增益放大器，连接到减法器，其使用第二增益来放大预测输入信号以生成第二放大信号；第一积分器，连接到第一增益放大器，其对第一放大信号进行积分以生成第一积分信号；第二加法器，连接到第一积分器和第二增益放大器，其将第一积分信号与第二放大信号相加以生成相加放大信号；其中，所述增益控制器确定预测输入信号的绝对值是否大于预定阈值，在确定预测输入信号的绝对值大于预定阈值时将第一增益和第二增益设置为固定值，将第一和第二增益保持在固定值，以使得DPLL能够搜索到所需值附近，并且当计数器中计数的采样数达到预定数值时减小所述第一和第二增益；以及第二积分器，连接到第二加法器，当输出时钟有效时，所述第二积分器对相加放大信号进行积分，以生成反馈信号。
7. 如权利要求5所述的DPLL，其中，在所述第二处理单元的两个分支中处理所述第二输入信号，且在产生第二处理输入信号之前，根据第一处理输入信号的变化状态来重新对准来自所述两个分支的信号，以使得来自所述两个分支的信号在相同的输入时钟间隔中采样。
8. 如权利要求7所述的DPLL，其中所述第一处理单元包括第一锁存器，其在输出时钟有效时基于输入时钟来锁存第一输入信号；所述第二处理单元包括第二锁存器，其在输出时钟有效时基于输入时钟和系统时钟来锁存第二输入信号；第三锁存器，其在输出使能(0EN)信号有效或者在主时钟间隔中出现输入和输出时钟上升沿时锁存第二输入信号；第四锁存器，其在输出时钟有效时锁存第三锁存器输出的信号；用于根据第一锁存器输出的信号的变化状态将第二锁存器输出的信号与第四锁存器输出的信号进行重新对准的装置，以使得第二锁存器输出的信号与第四锁存器输出的信号在相同的输入时钟间隔中采样；以及用于对来自第二锁存器和第四锁存器的重新对准后的输入信号执行除法并且输出第二处理输入信号的装置。
9. 如权利要求8所述的DPLL，其中所述第二处理单元进一步包括第五锁存器，其生成OEN信号，其中，当输出信号有效且在主时钟间隔没有出现输入时钟上升沿时，所述0EN信号有效。
10. 如权利要求5所述的DPLL，其中所述的增益的固定值为1。
11. 如权利要求5所述的DPLL，其中所述的预定采样值为至少4个采样。
12. —种用于异步采样率转换(ASRC)设备的数字锁相环(DPLL)，包括第一处理单元，其基于输入时钟和输出时钟来生成和处理第一输入信号以产生第一处理输入信号；第二处理单元，其基于输入时钟、输出时钟和系统时钟来生成和处理第二输入信号以产生第二处理输入信号，其中所述第二处理单元包括两个分支用来处理所述第二输入信号，且在产生第二处理输入信号之前，根据第一处理输入信号的变化状态来重新对准来自所述两个分支的信号，以使得来自所述两个分支的信号在相同的输入时钟间隔中采样；第一加法器，连接到所述第一和第二处理单元，其将所述第一和第二处理输入信号相加以产生相加输入信号；以及闭环控制单元，其输入包括相加输入信号与闭环控制单元所生成的反馈信号之差。
13. 如权利要求12所述的DPLL，其中所述闭环控制单元包括计数器，其对采样数进行计数；禾口增益控制器，其将闭环控制单元的两个分支的增益设置并保持在固定值，以使得DPLL搜索到所需值的附近，并且当计数器中计数的采样数达到预定数值时减小增益。
14. 如权利要求13所述的DPLL，其进一步包括减法器，连接到第一加法器，从相加输入信号中减去反馈信号以生成预测输入信号；所述闭环控制单元进一步包括第一增益放大器，连接到减法器，其使用第一增益来放大预测输入信号以生成第一放大信号；第二增益放大器，连接到减法器，其使用第二增益来放大预测输入信号以生成第二放大信号；第一积分器，连接到第一增益放大器，其对第一放大信号进行积分以生成第一积分信号；第二加法器，连接到第一积分器和第二增益放大器，其将第一积分信号与第二放大信号相加以生成相加放大信号；其中，所述增益控制器确定预测输入信号的绝对值是否大于预定阈值，在确定预测输入信号的绝对值大于预定阈值时将第一增益和第二增益设置为固定值，将第一和第二增益保持在固定值，以使得DPLL能够搜索到所需值附近，并且当计数器中计数的采样数达到预定数值时减小所述第一和第二增益；以及第二积分器，连接到第二加法器，当输出时钟有效时，所述第二积分器对相加放大信号进行积分，以生成反馈信号。
15. 如权利要求13所述的DPLL，其中所述的增益的固定值为1。
16. 如权利要求13所述的DPLL，其中所述的预定采样数为至少4个采样。
17. 如权利要求12所述的DPLL，其中所述第一处理单元包括第一锁存器，其在输出时钟有效时基于输入时钟来锁存第一输入信号；所述第二处理单元包括第二锁存器，其在输出时钟有效时基于输入时钟和系统时钟来锁存第二输入信号；第三锁存器，其在输出使能(OEN)信号有效或者在主时钟间隔中出现输入和输出时钟上升沿时锁存第二输入信号；第四锁存器，其在输出时钟有效时锁存第三锁存器输出的信号；用于根据第一锁存器输出的信号的变化状态将第二锁存器输出的信号与第四锁存器输出的信号进行重新对准的装置，以使得第二锁存器输出的信号与第四锁存器输出的信号在相同的输入时钟间隔中采样；以及用于对来自第二锁存器和第四锁存器的重新对准后的输入信号执行除法并且输出第二处理输入信号的装置。
18. 如权利要求17所述的DPLL，其中所述第二处理单元进一步包括第五锁存器，其生成OEN信号，其中，当输出信号有效且在主时钟间隔没有出现输入时钟上升沿时，所述OEN信号有效。
全文摘要
本发明涉及异步采样率转换中的快速追踪和抖动改善的方法。提供了一种用于异步采样率转换(ASRC)设备的数字锁相环(DPLL)。DPLL中的控制装置包括增益控制器(214)，其将控制装置的两个分支的增益(Ki，Kp)设置并保持为固定值，该固定值使得DPLL能够对所需值进行搜索以确定所需值附近，当采样数达到预定数值时，增益控制器(214)减小增益。DPLL中的处理单元基于输入时钟、输出时钟和系统时钟来生成和处理第一和第二输入信号。使用两个分支来处理第二输入信号。根据第一处理输入信号的变化状态来重新对准来自所述两个分支的信号，以使得来自所述两个分支的信号在相同的输入时钟间隔中采样。
文档编号H03L7/08GK101753133SQ20081017979
公开日2010年6月23日 申请日期2008年12月5日 优先权日2008年12月5日
发明者吴征, 欧迪·达汗, 王勇, 赵建斌 申请人:飞思卡尔半导体公司