专利名称：一种静态零功耗上电复位电路的制作方法
技术领域：
本发明属于集成电源管理电路领域，具体为CMOS静态零功耗上电复 位电路，尤其适合应用于低功耗的SoC芯片中。
背景技术：
上电复位(POR， Power-On Reset)电路已被广泛地集成到SoC芯片中。 一个电路系统在上电初期，电源电压还未达到稳定的预期状态，电路节点 电压和逻辑状态是不稳定的，可能会造成系统的错误运行。为了使系统从 一个预定的初始状态开始工作，需要使用上电复位电路在上电初期产生一 个POR信号，使系统初始化。
图l (a)揭示一种现有的上电复位电路，其包括PMOS管Ml和电容 Cl。 PMOS管Ml的源极接外部电源VDD，其漏端接输出Vo，栅极接地 VSS。电容C1上端接VSS，下端接输出Vo。输出端Vo的复位脉冲宽度由 PM0S管M1和电容C1决定。这是一种最常见的设计，可用在直流低压干 电池供电等场合。但是这种电路的抗干扰能力较差，当VDD发生波动时也 会产生复位脉冲。
为解决以上问题，业界对图1 (a)所示的电路进行了改进，参见图(b)， 增加由NMOS管M2和电容C2构成的栅极钳位电路，电容C2上端接外部 电源VDD，下端接PMOS管Ml管栅极，NMOS管M2的源端接地VSS， 栅极和漏极短接并接至M1管栅极。该电路为双边上电复位，其复位宽度也 是由PMOS管Ml和电容Cl决定。其稳定性比图1 (a)所示的电路好， 对VDD的波动有一定的抗干扰能力。
显然，图1 (b)中揭示的上电复位电路虽然针对于图1 (a)中揭示的 电路有一定的改进，但缺乏上电后对复位信号的清除措施。
图2揭示了另外一种较常见的上电复位电路，其包括比较器CMP1、反
相器INV1和RS触发器RS1。其中比较器CMP1有两个输入端电源采样 电压Vx和参考电压Vref，电源采样电压Vx由外部电源电压分压而得，参 考电压Vref由另外的基准电压电路提供。比较器CMPl的输出接反相器 INVl的输入，反相器INVl的输出接RS触发器RSI的输入端S， RS触发 器RSI的输入端R接受外部的清零复位信号CLR,其输出端Q输出上电复 位信号POR。外部电源电压上升时，电源采样电压Vx跟随上升，当Vx大 于参考电压Vref时，比较器CMP1翻转，输出低电平，通过反相器INVl 后，在RS触发器RS1的输入端S施加了一个高电平脉冲信号，上电复位 信号POR高电平有效。而当清零复位信号CLR来临时，RS触发器RSl输 出低电平，于是上电复位信号POR无效，完成一个上电复位的过程。但是， 此类上电复位电路也有一些问题
第一，为使比较器CMPl正常工作，需要额外增加基准源产生电路提 供参考电压Vref，这增加了电路设计的复杂性。
第二，如上所述的电路在静态时仍然需要消耗电流，在一定程度上增 加电路系统的功耗，尤其是当电路系统处于待机或休眠状态时，这部分功 耗会相当突出。
因此，图2中揭示的上电复位电路不仅结构过于复杂，而且静态时会 消耗不必要的电流，降低了系统效率。
综上所述，提供一种性能可靠，功耗更低的上电复位电路实属必要。
发明内容
本发明的目的在于提供一种静态零功耗上电复位电路，该电路具有可 靠性高，结构简单和功耗极低的优点。
本发明提供的静态零功耗上电复位电路，其特征在于它包括电压检 测电路、脉冲锁存电路、输出缓冲电路和清零复位电路；
其中电压检测电路的第一输入端连接外部电源VDD，第二输入端连 接输出缓冲电路的使能输出端，电压检测电路的输出端连接脉冲锁存电路 的输入端；脉冲锁存电路的输出端连接输出缓冲电路的输入端，输出缓冲
电路的缓冲输出端接连接清零复位电路的第一输入端；清零复位电路的第 二输入端接收外部清零复位信号CLR，其输出端输出上电复位信号POR;
电压检测电路接收外部电源VDD的电压变化信号，再根据输出缓冲电 路使能控制信号，对其进行阈值检测处理，输出检测信号给脉冲锁存电路;
脉冲锁存电路接受电压检测电路的检测信号，将此信号进行锁存处理， 并将该锁存信号送入输出缓冲电路；
输出缓冲电路用于对输入的锁存信号进行缓冲处理，再送入到清零复 位电路，同时，发出使能控制信号EN到电压检测电路，控制电压检测电路 的工作；
清零复位电路分别接受输出缓冲电路输出的缓冲信号和外部电路送入 的清零复位信号CLR，清零复位电路将两输入信号进行逻辑运算，最后输 出上电复位信号POR。
本发明提供的静态零功耗上电复位电路结构简单新颖，无需外接RC元 件，芯片占用面积小，静态功耗极低，可以集成于SoC等电源管理系统中。 在具体实施方式
中对技术效果将做更具体的说明。
图1 (a) (b)为现有上电复位电路的电路原理图2为一种带清零复位功能的上电复位电路示意图3为本发明所述的静态零功耗上电复位电路的电路结构示意图4为本发明实例的结构示意图5为本发明电路产生的上电复位电压波形示意图6为本发明电路上电复位过程消耗的电流波形示意图。
具体实施例方式
下面结合附图和实例对本发明作进一步详细的说明。 参见图3所示，本发明提供的静态零功耗上电复位电路包括电压检测 电路10、脉冲锁存电路11、输出缓冲电路12以及清零复位电路13。其中
电压检测电路10的一个输入端100连接外部电源VDD，另一个输入端103 连接输出缓冲电路12的使能输出端，输出端101连接脉冲锁存电路11的 输入端。脉冲锁存电路11的输出端102连接输出缓冲电路12的输入端， 输出缓冲电路12的两个输出端分别接连接清零复位电路13的输入端104 和电压检测电路10的输入端103。清零复位电路13的输入端CLR接收外 部清零复位信号，输出端POR输出上电复位信号。
参见图3所示，电压检测电路10的输入端100检测外部电源VDD的 变化，另一个输入端103接受来自输出缓冲电路12使能控制信号，输出端 101输出检测信号给脉冲锁存电路11;脉冲锁存电路11从输入端101接受 电压检测电路10的检测信号，将此信号进行锁存处理，并通过输出端102 把该锁存信号送入输出缓冲电路12;输出缓冲电路12对输入的锁存信号进 行缓冲处理，并通过输出端104送入到清零复位电路13，同时，发出使能 控制信号到电压检测电路10，控制该模块电路的工作；清零复位电路13的 两个输入端分别接受输出缓冲电路12的输出端104输出的缓冲信号和外部 电路送入的清零复位信号CLR，清零复位电路13将两输入信号进行逻辑运 算，最后输出上电复位信号POR。
下面举例对上述各部分做进一步详细的说明。
结合图4所示，本实施例中的电压检测电路IO包括PMOS管MI、电 阻R1、电阻R2、反相器INV1和反相器INV2。 PMOS管Ml的源极连接 外部电源VDD，漏极接电阻R1的上端，栅极接收输出缓冲电路12的使能 控制信号EN;电阻R1下端连接电阻R2的上端和反相器INV1的输入端， 电阻R2的下端连接地VSS;反相器INV1的输出端连接反相器INV2的输 入端，反相器INV2的输出端作为电压检测电路10的输出端，连接下一级 脉冲锁存电路11的输入端，也即PMOS管M2的漏端。
结合图4所示，本实施例中的脉冲锁存电路11包括PMOS管M2、NMOS 管M3、电容C2和六个反相器INV3 INV8。 PMOS管M2的漏端作为脉冲 锁存电路11的输入端，连接电压检测电路10的输出端，也即是反相器INV2 的输出端；PMOS管M2的源端与电容C2的其中上端、NMOS管M3的漏 端以及反相器INV3的输入端连接在a点，电容C2的下端连接地VSS; PMOS
管M2的栅极连接反相器INV8的输出端。反相器INV3的输出端与反相器 INV4和反相器INV6的输入端、反相器INV5的输出端以及电容Cl的下端 连接在b点，电容Cl的上端连接外部电源VDD，反相器INV6的输出端连 接反相器INV7的输入端，反相器INV7的输出端连接反相器INV8的输入 端；NMOS管M3的源端连接外部电源VDD，其栅极与反相器INV4的输 出端和反相器INV5的输入端连接在c点；反相器INV4的输入端连接反相 器INV5的输出端，反相器INV5的输入端又连接反相器INV4的输出端， 两个反相器组成锁存器结构，保存上一级电路送来的信号。
结合图4所示，本实施例中的输出缓冲电路12包括缓冲器BUF1和缓 冲器BUF2。缓冲器BUF1的输入端连接上一级脉冲锁存电路11的输出端， 即图中所示的c点，其输出端连接PMOS管Ml的栅极，向其发送使能控 制信号EN，是输出缓冲电路12的使能输出端；缓冲器BUF2的输入端连 接缓冲器BUF1的输出端，其输出端连接下一级清零复位电路13其中一个 输入端，也即与非门NAND1的输入端d。
结合图4所示，本实施例中的清零复位电路13包括反相器INV9和 INV10以及与非门NAND1。其中，反相器INV9的输入端接收外部清零复 位信号CLR，输出端连接与非门NAND1的输入端e;与非门NAND1的输 入端d连接输出缓冲电路12的输出端，即缓冲器BUF2的输出端，其输出 端连接反相器INV10的输入端；反相器INV10的输出端作为整个上电复位 电路的最终输出，输出上电复位信号POR。
结合图4和图5所示，本发明所述的上电复位电路应用在电路系统中 的原理如下在电路系统刚刚上电时，外部清零复位信号初始为低电平， 外部电源VDD从0伏开始上升，在没有达到上电复位电路正常工作的电压 值之前，输出POR信号会有一小段跟随VDD的状态；当VDD到达足够的 电压后，上电复位电路可以正常工作，此时b点电位跟随VDD变化，为高 电平，故脉冲锁存电路11中锁存的逻辑信号值为"0"，使能控制信号EN 和输出POR信号都为低电平，PMOS管Ml处于导通状态。考虑PMOS管 Ml的漏源电阻^，Mp则检测电压Vx和电源电压VDD的关系，如下式给 出
随着VDD的继续上升，检测电压Vx亦跟随上升。当检测电压Vx超 过反相器INV1的翻转门限时，反相器INV1输出低电平，经过反相器INV2 反相后变为高电平。而此时b点保持的高电平信号经过反相器INV6 INV8 连续反相后，在PMOS管M2栅极输出为低电平，故PMOS管M2导通， 将反相器INV2输出的高电平信号传输到源端a处，并储存在电容C2中。a 点的高电平信号经过反相器INV3反相后输出为低电平，这一电平值被保存 在反相器INV4和反相器INV5构成的锁存器中，故c点的逻辑信号值为"1"; b点电位被反相器INV3拉低后，经过反相器INV6 INV8连续反相在M2 栅极输出高电平，使PMOS管M2截止，保证之前锁存在反相器INV4和反 相器INV5中的信号不被破坏；另夕卜，c点的高电平使得NMOS管M3开通， 向a点补充泄漏电荷，使其维持在高电平；与此同时，c点的高电平信号经 过缓冲器BUF1输出，使能控制信号EN从原来的低电平变为高电平，关断 PMOS管Ml，从而切断了外部电源VDD经PMOS管Ml、电阻R1和电阻 R2组成的支路到地VSS的直流通路。缓冲器BUF1的高电平再经缓冲器 BUF2缓冲输出，进入清零复位电路13中的与非门NAND1的d端，由于 此时低电平清零复位信号CLR经过反相器INV9反相后为高电平，与非门 NAND1的输出为低电平，再经过反相器INV10反相，输出上电复位信号 POR为高电平，标志着所应用的电路系统进入复位状态。这个过程的上电 复位信号POR波形如图5中0~5us时间段所示。
当外部清零复位信号CLR由低电平变为高电平时，反相器INV9的输 出为低电平，于是与非门NAND1输出为高电平，再经过反相器INV10反 相，上电复位信号POR输出变为低电平，标志着电路系统结束复位。这个 过程的上电复位信号POR波形如图5中5us之后的时间段所示。
图6显示了本发明在上电复位过程消耗的电流波形图。可以明显地看 到，本发明所述的上电复位电路仅在电压检测期间0.5us时间内有平均8uA 左右的电流，主要是由PMOS管Ml、电阻R1和电阻R2组成的支路消耗 的。 一旦上电复位信号被锁存，PMOS管Ml管即被关断，整个上电复位电
路没有从外部电源VDD直接到地VSS的通路，消耗的电流基本为零，从 而实现了静态零功耗。
以上所述为本发明的较佳实施例而已，但本发明不应该局限于该实施 例和附图所公开的内容。所以凡是不脱离本发明所公开的精神下完成的等 效或修改，都落入本发明保护的范围。
权利要求
1、一种静态零功耗上电复位电路，其特征在于它包括电压检测电路(10)、脉冲锁存电路(11)、输出缓冲电路(12)和清零复位电路(13)；其中电压检测电路(10)的第一输入端(100)连接外部电源VDD，第二输入端(103)连接输出缓冲电路(12)的使能输出端，电压检测电路(10)的输出端(101)连接脉冲锁存电路(11)的输入端；脉冲锁存电路(11)的输出端(102)连接输出缓冲电路(12)的输入端，输出缓冲电路(12)的缓冲输出端接连接清零复位电路(13)的第一输入端(104)；清零复位电路(13)的第二输入端接收外部清零复位信号CLR，其输出端输出上电复位信号POR；电压检测电路(10)接收外部电源VDD的电压变化信号，再根据输出缓冲电路(12)使能控制信号EN，对其进行阈值检测处理，输出检测信号给脉冲锁存电路(11)；脉冲锁存电路(11)接受电压检测电路(10)的检测信号，将此信号进行锁存处理，并将该锁存信号送入输出缓冲电路(12)；输出缓冲电路(12)用于对输入的锁存信号进行缓冲处理，再送入到清零复位电路(13)，同时，发出使能控制信号到电压检测电路(10)，控制电压检测电路(10)的工作；清零复位电路(13)分别接受输出缓冲电路(12)输出的缓冲信号和外部电路送入的清零复位信号CLR，清零复位电路(13)将两输入信号进行逻辑运算，最后输出上电复位信号POR。
2、根据权利要求1所述的静态零功耗上电复位电路，其特征在于电 压检测电路(10)包括第一PMOS管(Ml)、第一、第二电阻(Rl、 R2)、 第一、第二反相器(INV1、 INV2);第一 PMOS管(Ml)的源极连接外部电源VDD，漏极接第一电阻(Rl) 的上端，栅极接收输出缓冲电路(12)的使能控制信号EN;第一电阻(Rl) 下端连接第二电阻(R2)的上端和第一反相器(INV1)的输入端，第二电阻(R2)的下端连接地VSS;第一反相器(INV1)的输出端连接第二反相 器(INV2)的输入端，第二反相器(INV2)的输出端作为电压检测电路(IO) 的输出端。
3、 根据权利要求1或2所述的静态零功耗上电复位电路，其特征在于: 脉冲锁存电路(11)包括第二PMOS管(M2)、第三NMOS管(M3)、第 一、第二电容(Cl、 C2)和第三至第八反相器(INV3) (INV8);第二 PMOS管(M2)的漏端作为脉冲锁存电路(11)的输入端，连接电压检测 电路(10)的输出端；第二PMOS管(M2)的源端与第二电容(C2)的其 中上端、第三NMOS管(M3)的漏端与第三反相器(INV3)的输入端连 接，第二电容(C2)的下端连接地VSS;第二PMOS管(M2)的栅极连接 第八反相器(INV8)的输出端；第三反相器(INV3)的输出端、第四反相 器(INV4)的输入端、第六反相器(INV6)的输入端、第五反相器(INV5) 的输出端以及第一电容(Cl)的下端相连；第一电容(Cl)的上端连接外 部电源VDD，第六反相器(INV6)的输出端连接第七反相器(INV7)的 输入端，第七反相器(INV7)的输出端连接第八反相器(INV8)的输入端； 第三NMOS管(M3)的源端连接外部电源VDD，第三NMOS管(M3) 的栅极与第四反相器(INV4)的输出端及第五反相器(INV5)的输入端相 连；第四反相器(INV4)的输入端连接第五反相器(INV5)的输出端，第 五反相器(INV5)的输入端又连接第四反相器(INV4)的输出端，两个反 相器组成锁存器结构，保存上一级电路送来的信号。
4、 根据权利要求1或2所述的静态零功耗上电复位电路，其特征在于 输出缓冲电路(12)包括第一、第二缓冲器(BUF1、 BUF2);第一缓冲器(BUF1)的输入端连接上一级脉冲锁存电路(11)的输出端，第一缓冲器 (BUF1)的输出端连接第一PMOS管(Ml)的栅极，向其发送使能控制 信号EN，是输出缓冲电路(12)的使能输出端；第二缓冲器(BUF2)的 输入端连接第一缓冲器(BUF1)的输出端，第二缓冲器(BUF2)的输出端 连接清零复位电路(13)的第二输入端。
5、根据权利要求3所述的静态零功耗上电复位电路，其特征在于输 出缓冲电路(12)包括第一、第二缓冲器(BUF1、BUF2);第一缓冲器(BUF1) 的输入端连接上一级脉冲锁存电路(11)的输出端，第一缓冲器(BUF1) 的输出端连接第一 PMOS管(Ml)的栅极，向其发送使能控制信号EN, 是输出缓冲电路(12)的使能输出端；第二缓冲器(BUF2)的输入端连接 第一缓冲器(BUF1)的输出端，第二缓冲器(BUF2)的输出端连接清零复 位电路(13)的第二输入端。
6、 根据权利要求1或2所述的静态零功耗上电复位电路，其特征在于 清零复位电路(13)包括第九、第十反相器(INV9、 INV10)以及与非门(NAND1);其中，第九反相器(INV9)的输入端接收外部清零复位信号 CLR，输出端连接与非门(NAND1)的第一输入端(e);与非门(NAND1) 的第二输入端(d)连接输出缓冲电路(12)的输出端，其输出端连接第一 反相器(INV10)的输入端；第十反相器(INV10)的输出端作为整个上电 复位电路的最终输出，输出上电复位信号POR。
7、 根据权利要求3所述的静态零功耗上电复位电路，其特征在于清 零复位电路(13)包括第九、第十反相器(INV9、 INV10)以及与非门(NAND1);其中，第九反相器(INV9)的输入端接收外部清零复位信号 CLR，输出端连接与非门(NAND1)的第一输入端(e);与非门(NAND1) 的第二输入端(d)连接输出缓冲电路(12)的输出端，其输出端连接第一 反相器(INV10)的输入端；第十反相器(INV10)的输出端作为整个上电 复位电路的最终输出，输出上电复位信号POR。
全文摘要
本发明公开了一种静态零功耗上电复位电路，包括电压检测电路、脉冲锁存电路、缓冲输出电路以及清零复位电路。其中电压检测电路的一个输入端连接电源，另一个输入端连接输出缓冲电路的使能控制输出端，电压检测电路的输出端连接脉冲锁存电路的输入端。脉冲锁存电路的输出端连接输出缓冲电路的输入端，输出缓冲电路的输出端分别接连接电压检测电路的使能输入端和清零复位电路的输入端。清零复位电路的输入端接收外部清零复位信号，输出端输出上电复位信号。本发明结构简单新颖，无需外接RC元件，芯片占用面积小，静态功耗几乎为零，可以应用于低功耗的SoC芯片中。
文档编号H03K17/22GK101394171SQ200810197388
公开日2009年3月25日 申请日期2008年10月24日 优先权日2008年10月24日
发明者余少敏, 刘占领, 刘政林, 李思臻, 杨诗洋, 谢静菁, 邹雪城, 郑朝霞, 陈晓飞 申请人:华中科技大学