专利名称：高速可编程分频器的制作方法
技术领域：
本发明涉及数字电路中的分频器技术，特别是涉及一种高速可编程分频器。
背景技术：
在现代高速微处理器的时钟电路通常是用一个或多个锁相环把输入时钟倍频而 生成的。这种倍频方法的一个重要的组件是锁相环反馈回路中的分频器。这个分频器需要 能处理高频信号。不同的产品性能和微处理器的变频功能一般要求分频比例数值可以调 节。并要求分频后时钟位相和占空比可以任意调节。 高速分频器有很多种类，以达到不同的功能要求和性能指标。其中一类分频器要 求多个输入时钟有位相差的分频器的输出时钟能够位相对齐。同时输出时钟的占空比接近 50%。这类分频器的一个代表是采用N个寄存器的环状结构的可编程约翰逊计数器，如在 专利号为6876717的美国专利中所公开的，参见图1所示，这个计数器可以实现2N分频.为 了实现可编程的功能，约翰逊计数器的环被做成长度可调节的结构。环中的多个移位寄存 器中的一个输出在通过多通道(路)选择器后被选做反馈到第一个移位寄存器。为了达 到更大的调节范围，这个多通道选择器会变的过大，因而变慢，而变成整个分频器的速度瓶 径。有很多不同的办法被采用来提高反馈回路里的多通道选择器。其中，最为有效的一个 如图2所示是减小反馈回路里的多通道选择器，而在环中的其他移位寄存器中加入旁路选 择通道来分散主反馈通路上的压力。通常这种方法将损害分频器的分频比例数值的可调节 范围。 另一个同类分频器是采用LFSR(线性反馈移位寄存器)编码的高速记数器。如图 3所示，由N级寄存器组成的分频器，其分频范围为2-2N的指数上升，从而属于2进制记数 器。这种分频器的优点是主分频器结构简单，如图4所示，在附加一个2分频器反馈电路后， 可以产生近对称的输出时钟。但是在分频器级数上升后分频器速度下降，同时由于采用随 机发生器的编码结构实现分频的可编程功能，在级数上升后，随机编码的译码器逻辑设计 会变的很复杂。
发明内容
本发明要解决的技术问题在于提供一种高速可编程分频器，其极大提高了分频范 围，而且很容易调节占空比和相位。 本发明通过这样的技术方案解决上述的技术问题
—种高速可编程分频器，该分频器包括 四个与非门，每个与非门各设有一个输出端和多个输入端，第一与非门的输出端、 第二与非门的输出端以及第三与非门的输出端分别连接到第四与非门的输入端，第一与非 门、第二与非门及第三与非门还分别设有一个控制输入端； 多级锁存器组合，每级锁存器组合由一个时钟高开通锁存器和一个时钟低开通锁 存器组成，所述分频器中的各相邻锁存器的连接为异时钟开通锁存器相连接，即高开通锁存器的输出端连接低开通锁存器的输入端，低开通锁存器的输出端连接高开通锁存器的输 入端；其中 第一级时钟低开通锁存器的输出端连接到第一与非门的一个输入端，另一输出端 连接到第一级时钟高开通锁存器的一个输入端，第一级时钟高开通锁存器的另一个输出端 连接到第二与非门的一个输入端； 第二级时钟高开通锁存器的输出端连接到第一级时钟低开通锁存器的输入端，其 另一输出端连接到第三与非门的一个输入端，第二级时钟高开通锁存器的输入端连接第二 级时钟低开通锁存器的输出端，第一级时钟高开通锁存器的另一个输出端连接第二级时钟 低开通锁存器的输入端； 第n级时钟高开通或低开通锁存器的输出端连接到第n-1级异时钟开通锁存器的 输入端，第n级时钟高开通或低开通锁存器的输入端连接到第n级时钟异时钟开通锁存器 的输入端，第n-1级高开通或低开通锁存器的输出端连接到第n级异时钟开通锁存器的输 入端，其中n > 2。 作为本发明的一种改进，第一级时钟高开通锁存器输出时，第一与非门的控制输 入端预置O，第二与非门的控制输入端预置为l，第三与非门的控制输入端预置为O;第一 级时钟低开通锁存器输出时，第一与非门的控制输入端预置为l，第二与非门的控制输入端 预置为O，第三与非门的控制输入端预置为0 ;第一级时钟高开通锁存器和第一级时钟低开 通锁存器同时输出时，第一与非门的控制输入端预置为1 ，第二与非门的控制输入端预置为 l，第三与非门的控制输入端预置为0 ;第一级时钟低开通锁存器和第二级时钟高开通锁存 器同时输出时，第一与非门的控制输入端预置为l，第二与非门的控制输入端预置为O，第 三与非门的控制输入端预置为1。 作为本发明的一种改进，第1、2. . . n级锁存器组合相连接构成一个环路时，分频 器的输出是n分频，n^2。 作为本发明的一种改进，所述分频器通过控制锁存器组合构成环路的大小，控制 分频范围。 作为本发明的一种改进，每个锁存器均具有输入关闭时预置其初始值为0或1的 功能。 作为本发明的一种改进，占空比和输出位相调节都由环路中锁存器预置的初始值 来控制，调节精度为半个输入时钟周期。 作为本发明的一种改进，输出位相调节范围是0、0.5、1.....(N-0.5)共2N个数
值，其中N > 2。 作为本发明的一种改进，占空比是1/N、1. 5/N、2/N.....(N_l)/N共2N_3个数值，
其中N > 2。 作为本发明的一种改进，锁存器预置的初始值由位相控制信号与占空比控制信号 经编码后控制。 与现有技术相比较，本发明的分频器具有以下优点 分频范围拥有良好的扩展，较简单地实现了占空比和输出位相的任意可调节功 能。 分频器结构是简单的网格状，锁存器构成的环路的长度可调节，分频范围扩展为2-N(N为任意大数值)，可对高速输入时钟进行分频，由于都是锁存器之间的简单传输信 号，运转时钟速度可以很高。 占空比和输出位相调节都由预先设置环路中锁存器的初始值来控制，且均任意可 调，调节精度为半个输入时钟周期。
图1是现有技术中分频器的逻辑图；
图2是现有技术中分频器的另一逻辑图； 图3是现有技术中分频器中采用LFSR编码的高速记数器的逻辑电路图；
图4是现有技术中图3实施例的部分电路图；
图5是本发明高速可编程分频器的逻辑图。
具体实施例方式
下面结合附图详细说明本发明的具体实施方式
。 利用本发明提供的高速可编程分频器采用一种不同于传统约翰逊计数器的基本 单元移位寄存器彻底被分开成单个的锁存器，使任意两个相邻的锁存器都可能构成传统 约翰逊计数器里的单个移位寄存器，使分频器的分频范围没有限制，由很多的锁存器组成 一定规律的网格状，从而使分频范围从12-40扩展为2-N(N为任意大数值)。
本发明分频器由多级锁存器组合组成一定规律的网格状；每个锁存器有多个可选 择输入端和多个输出端，且都有输入关闭时预置其初始值为0或1的功能。所述各锁存器的 输入端均由可编程模块控制，各锁存器的输入端的选择来控制锁存器构成环路的长度。分 频器通过控制锁存器构成的环路大小，控制分频范围。 每级锁存器组合由一个(时钟)高开通锁存器和一个(时钟)低开通锁存器组
成，其中一个锁存器设为输入锁存器，另一个锁存器设为输出锁存器；所述分频器中的各相
邻锁存器的连接为异时钟开通锁存器相连接，即高开通锁存器的输出端只能连接低开通锁
存器的输入端，低开通锁存器的输出端只能连接高开通锁存器的输入端。 请参阅图5，为本发明分频器的逻辑图，al和bl构成第一级锁存器组合，a2和b2
构成第二级锁存器组合，a3和b3构成第三级锁存器组合，以此类推，an和bn构成第n级锁
存器组合。其中al、b2、a3、b4、a5...为时钟高通锁存器。bl、 a2、 b3、 a4、 b5...为时钟低
通锁存器。 本分频器还包括四个与非门，每个与非门各设有一个输出端和多个输入端，第一 与非门输出端xl、第二与非门x2的输出端以及第三与非门x3的输出端分别连接到第四与
非门的输入端，即第四与非门输出x4 = xl*x2*x3。 第一与非门、第二与非门及第三与非门还分别设有一个控制输入端，分别为图5 所示的sl、 s2、 s3，所述控制输入端sl、 s2、 s3用于控制对应的与非门是否工作。在本发明 中，第一级时钟高开通锁存器al输出时，第一与非门的控制输入端预置0，第二与非门的控 制输入端预置为l，第三与非门的控制输入端预置为0 ;第一级时钟低开通锁存器bl输出 时，第一与非门的控制输入端预置为1 ，第二与非门的控制输入端预置为0，第三与非门的 控制输入端预置为0 ;第一级时钟高开通锁存器al和第一级时钟低开通锁存器bl同时输
6出时，第一与非门的控制输入端预置为l，第二与非门的控制输入端预置为l，第三与非门 的控制输入端预置为0 ;第一级时钟低开通锁存器bl和第二级时钟高开通锁存器b2同时 输出时，第一与非门的控制输入端预置为l，第二与非门的控制输入端预置为o，第三与非 门的控制输入端预置为1。即，sl = 0、s2 = l、s3 = 0时，al输出；sl = l、s2 = 0、s3 = 0 时，bl输出；sl = l、s2 = l、s3 = 0时，(al+bl)输出；sl = l、s2 = 0、s3 = 1时，(bl+b2) 输出。 第一级低开通锁存器bl的可选择输出端blo连接到第一与非门的一个输入端，即
第一与非门输出xl =^1^1，第一级低开通锁存器的另一个可选择输出端连接到第一级 高开通锁存器al的可选择输入端。 第二级高开通锁存器b2的输出端连接到第一级低开通锁存器bl的输入端，其另 一可选择输出端连接到第三与非门的一个输入端，其一可选择输入端连接第二级低开通锁 存器a2的可选择输出端。第一级高开通锁存器al的可选择输出端连接第二级低开通锁存 器a2的输入端，其另一可选择输出端alo连接到第二与非门的一个输入端，即第二与非门
输出x2-alo承S2。 第三级低开通锁存器b3的输出端连接到第二级高开通锁存器b2的输入端。第三 级高开通锁存器a3的输出端连接到第三级低开通锁存器b3的输入端，第二级低开通锁存 器a2的输出端连接到第三级高开通锁存器a3的输入端。 依此类推，第n级高开通(或低开通)锁存器bn的输出端连接到第n-l级低开通 (或高开通)锁存器b (n-l)的输入端，第n级高开通(或低开通)锁存器bn的输入端连 接到第n级低开通(或高开通)锁存器an的输入端，第n-l级高开通(或低开通)锁存器 a(n-l)的输出端连接到第n级低开通(或高开通)锁存器an的输入端，其中n > 2。
上述电路工作时，根据各个锁存器输入关闭时预置的初始值，在时钟的驱动下，逐 级传送，由于每级锁存器组合包含了时钟高开通和时钟低开通两种，所以整个电路的精度 为半个时钟周期，初始化锁存器值按半个周期逐级传送，分频系数由锁存器组合级数决定， 占空比由锁存器初始值和sl、s2、s3共同控制，这样就可以达到分频与占空比可调功能。整 个电路工作状态完全由锁存器的初始值、sl、 s2、 s3、锁存器组合级数决定，控制简单，而且 可以根据电路状态动态调整sl、 s2、 s3，以完成希望的输出占空比。由于使用了锁存器，可 以提高电路反应速度，有效提升了电路的性能，相比以往的分频系统有很大的速度优势。
本发明的分频器实现分频的方法如下 —、 al、 a2、 b2、 bl构成一个环路时，分频器的输出是2分频。 二、 al、 a2、 a3、 b3、 b2、 bl构成一个环路时，分频器的输出是3分频。 三、al、a2、a3、a4、b4、b3、b2、bl构成一个环路时，分频器的输出是4分频。 四、al、a2、a3、. . .an、bn、. . .b3、b2、bl构成一个环路时，分频器的输出是n分频，
其中n > 2。 逻辑上没有分频范围的限制。 本发明的分频器直接通过调节al、a2、a3. . . an、bn、. . . b3、b2、bl的初始值来直接 调节占空比，可以形成精度半个输入始终周期的占空比调节，详细调节如下
一、例如在2分频时，al、a2、b2、bl形成一个环。在初始值预设为(O，O，l，l)时， 形成2分频。(l，l，O，O)为另一个位相设置。
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二、在3分频时，al、a2、a3、b3、b2、bl形成一个环。在初始值为(0，0，0，0， 1， 1) 时，形成3分频，这一初始值的分频结果占空比为1/3。在初始值为(O，O， 1， 1， 1， 1)时，占空 比为2/3。由于al，bl的输出相位相差半个时钟周期，可以用(al+a2)产生50%占空比。
三、在4分频时，al、 a2、 a3、 a4、 b4、 b3、 b2、 bl初始值为(O，O，O，O， 1， 1， 1， 1)时， al或bl形成50X占空比的4分频时钟输出。(al+bl)或(bl+b2)形成62. 5%的占空比。
初始值为(O，O，l，l，l，l，l，l)时，al或bl形成75X占空比的4分频输出时钟。初 始值为(O，O，O，O，O，O，l，l)时，al或bl形成25X占空比的输出时钟。(al+bl)或(bl+b2) 形成37. 5%的占空比。 本发明的分频器直接通过调节al、a2、a3. . . an、bn、. . . b3、b2、bl的初始值来直接 调节输出时钟位相 —、以4分频，50%输出占空比为例，位相调节如下(位相以上升沿为条件基准，以
下的初始值为(al、a2、a3、a4、b4、b3、b2、bl)的初始值): O位相调节初始值为(O，O，O，O，l，l，l，l)时的al输出。 1/8位相输出为0位相相同情况下的bl输出。 1/4位相输出为初始值为(O，O，l，l，l，l，O，O)时的al输出。 3/8位相输出为1/4位相相同情况下的bl输出。 1/2位相输出为初始值为(l，l，l，l，O，O，O，O)时的al输出。 5/8位相输出为1/2位相相同情况下的bl输出。 3/4位相输出为初始值为(l，l，O，O，O，O，l，l)时的al输出。 7/8位相输出为3/4位相相同情况下的bl输出。 二、以4分频，62.5%输出占空比为例，位相调节如下(位相以上升沿为条件基准，
以下的初始值为(al、a2、a3、a4、b4、b3、b2、bl)的初始值): O位相调节初始值为(O，O，O，O，l，l，l，l)时的(al+bl)输出。 1/8位相输出为0位相相同情况下的(bl+b2)输出。 1/4位相输出为初始值为(O，O，l，l，l，l，O，O)时的(al+bl)输出。 3/8位相输出为1/4位相相同情况下的(bl+b2)输出。 1/2位相输出为初始值为(l，l，l，l，O，O，O，O)时的(al+bl)输出。 5/8位相输出为1/2位相相同情况下的(bl+b2)输出。 3/4位相输出为初始值为(l，l，O，O，O，O，l，l)时的(al+bl)输出。 7/8位相输出为3/4位相相同情况下的(bl+b2)输出。 以上两个例子都实现了输出时钟的1/8位相调节。由于输入时钟的周期是输出时 钟周期的1/4，也就是实现了精度为半个输入时钟周期精度的调节。其他分频值和输出占 空比情况下的配置依次类推。在所有配置下都能实现半个输入时钟周期精度的位相调节功 能。 与传统的约翰逊分频器相比，锁存器使用量增大一倍，整个环的时间长度为一个 输出时钟的周期。分频器结构是简单的网格状，锁存器构成的环路的长度可调节，分频范围 扩展为2-N(N为任意大数值)，可对高速输入时钟进行分频，由于都是锁存器之间的简单传 输信号，运转时钟速度可以很高。 占空比和输出位相调节都由预先设置环路中锁存器的初始值来控制，且均任意可调，调节精度为半个输入时钟周期。位相调节范围是0，0.5，1，...到(N-0.5)共2N个数 值，其中N > 2。占空比则是1/N， 1. 5/N，2/N. . . (N-l)/N共2N-3个数值，其中N > 2。
在本发明实施例中，环路长度由分频范围经编码后控制，其初始值则由位相控制 信号与占空比控制信号控制经编码后控制。位相和占空比的调节精度可以调节，最小为0.5 输入时钟周期。 以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为 限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权 利要求书中记载的保护范围内。
权利要求
一种高速可编程分频器，其特征在于该分频器包括四个与非门，每个与非门各设有一个输出端和多个输入端，第一与非门的输出端、第二与非门的输出端以及第三与非门的输出端分别连接到第四与非门的输入端，第一与非门、第二与非门及第三与非门还分别设有一个控制输入端；多级锁存器组合，每级锁存器组合由一个时钟高开通锁存器和一个时钟低开通锁存器组成，所述分频器中的各相邻锁存器的连接为异时钟开通锁存器相连接，即高开通锁存器的输出端连接低开通锁存器的输入端，低开通锁存器的输出端连接高开通锁存器的输入端；其中第一级时钟低开通锁存器的输出端连接到第一与非门的一个输入端，另一输出端连接到第一级时钟高开通锁存器的一个输入端，第一级时钟高开通锁存器的另一个输出端连接到第二与非门的一个输入端；第二级时钟高开通锁存器的输出端连接到第一级时钟低开通锁存器的输入端，其另一输出端连接到第三与非门的一个输入端，第二级时钟高开通锁存器的输入端连接第二级时钟低开通锁存器的输出端，第一级时钟高开通锁存器的另一个输出端连接第二级时钟低开通锁存器的输入端；第n级时钟高开通或低开通锁存器的输出端连接到第n-1级异时钟开通锁存器的输入端，第n级时钟高开通或低开通锁存器的输入端连接到第n级时钟异时钟开通锁存器的输入端，第n-1级高开通或低开通锁存器的输出端连接到第n级异时钟开通锁存器的输入端，其中n≥2。
2. 根据权利要求1所述的高速可编程分频器，其特征在于第一级时钟高开通锁存器 输出时，第一与非门的控制输入端预置0，第二与非门的控制输入端预置为1 ，第三与非门 的控制输入端预置为0 ;第一级时钟低开通锁存器输出时，第一与非门的控制输入端预置为l，第二与非门的控制输入端预置为O，第三与非门的控制输入端预置为O ;第一级时钟高开通锁存器和第一级时钟低开通锁存器同时输出时，第一与非门的控制输入端预置为l，第二与非门的控制输入端预置为l，第三与非门的控制输入端预置为0 ;第一级时钟低开通锁 存器和第二级时钟高开通锁存器同时输出时，第一与非门的控制输入端预置为1 ，第二与非门的控制输入端预置为O，第三与非门的控制输入端预置为1。
3. 根据权利要求1所述的高速可编程分频器，其特征在于第1、2. . . n级锁存器组合 相连接构成一个环路时，分频器的输出是n分频，n > 2。
4. 根据权利要求3所述的高速可编程分频器，其特征在于所述分频器通过控制锁存 器组合构成环路的大小，控制分频范围。
5. 根据权利要求4所述的高速可编程分频器，其特征在于每个锁存器均具有输入端关闭时预置其初始值为0或1的功能。
6. 根据权利要求5所述的高速可编程分频器，其特征在于占空比和输出位相调节都由环路中锁存器预置的初始值来控制，调节精度为0. 5个输入时钟周期。
7. 根据权利要求6所述的高速可编程分频器，其特征在于输出位相调节范围是0、 0. 5、1、 、 (N-0. 5)共2N个数值，其中N > 2。
8. 根据权利要求6所述的高速可编程分频器，其特征在于占空比是1/N、1.5/N、2/ N、 . 、 (N-l)/N共2N-3个数值，其中N > 2。
9.根据权利要求6所述的高速可编程分频器，其特征在于锁存器预置的初始值由位 相控制信号与占空比控制信号经编码后控制。
全文摘要
一种高速可编程分频器，该分频器包括四个与非门和多级锁存器组合。第一与非门的输出端、第二与非门的输出端以及第三与非门的输出端分别连接到第四与非门的输入端，第一与非门、第二与非门及第三与非门分别设有一个控制输入端。每级锁存器组合由一个时钟高开通锁存器和一个时钟低开通锁存器组成，各相邻锁存器的连接为异时钟开通锁存器相连接，即高开通锁存器的输出端连接低开通锁存器的输入端，低开通锁存器的输出端连接高开通锁存器的输入端；其中，第一级时钟低开通锁存器的输出端连接到第一与非门的输入端，第一级时钟高开通锁存器的输出端连接到第二与非门的输入端；第二级时钟高开通锁存器的输出端连接到第三与非门的输入端。
文档编号H03K23/00GK101764606SQ20081020785
公开日2010年6月30日 申请日期2008年12月26日 优先权日2008年12月26日
发明者王峰 申请人:浩凯微电子(上海)有限公司