专利名称：：参数可控制的多功能维特比译码的电路的制作方法
技术领域：
：本实用新型涉及一种译码电路，尤其是涉及一种参数可控制的多功能维特比译码的电路。
背景技术：
：维特比(Viterbi)译码是一种被广泛使用的信号传输中的自纠正错码(FEC)算法，它也可使用于信号的压縮传输。由于其算法的复杂性和译码参数多元性，因此在目前的大多数应用中，都以软件的方法来实现。软件实现的应用，虽然能达到比较完全的功能，但是在高速度的计算中无能为力。而在极少数的硬件实现中，却存在参数单一和功能简单等缺点。而且还未见到既能译码又能解压的多种参数可控的硬件模块电路(参见XILINX公司提供的FPGA设计方案ViterbiDecoderV6.0,Sept,2006)XILINX公司的维特比译码器是针对巻积编码的译码电路，他们的译码电路有两个基本组成部分一是全并行的执行电路，以便数据的高速通过，但付出了硅片面积的代价；二是串行的电路实现，占有很小的硅片面积，但对每一译码却消耗了数个固定的时钟周期。XILINX公司的译码器有三个模块BMU(BranchMetricUnit一支路度量单元)、ACS(AddCompareSelect—加比选)和TB(Traceback—寻径)。深圳市中兴集成电路设计有限责任公司在公开号为CN1329411的发明专利申请中公开了一种多信道维特比译码装置及方法，其装置包括维特比(viterbi)译码模块，分别连接于维特比译码模块输入、输出端的复用模块和解复用模块，接于复用模块输入端的若干序列信号输入信道，接于解复用模块输出端的若干序列信号输出信道。由于采用复用和解复用方式，使同步信道、寻呼信道、快速寻呼信道及业务信道等多个信道共享一个维特比译码模块资源，大大节省了硅面积。由于改进了其中的分支度量单元、ACS单元、累积状态度量存储单元及累积状态度量比较单元，因此简化了控制逻辑，降低了能耗，縮短了多路序列信号的处理时间。该申请的主要特点注重于在维特比模块的输入、输'出的复用与解复用装置，而对维特比模块本身并无论述。
发明内容本实用新型的目的在于提供一种使用灵活、多样，既可用于传输系统中的错码纠正，也可用于压縮码元的解压(压縮率可为1/2或3/4)等的参数可控制的多功能维特比译码的电路。本实用新型设有-1.控制接口电路，控制接口电路用于可编参数控制数据输入的接口部分，控制接口电路的输入端接输入的控制参数，控制参数由控制接口电路的输入端写入，控制接口电路输入端接控制接口电路内部的16位寄存器，输入的控制参数由控制接口电路输入端写入到控制接口电路内部的16位寄存器，控制接口电路输出的16位控制值代表了不同的译码和解压参数并由此电路派生到相应的被控制单元；'2.码元填充转换电路，码元填充转换电路输入端接控制接口电路输出端；3.译码核心电路，译码核心电路的输入端联接码元填充转换电路的两路输出(码元填充转换电路的两路输出定义为"支路度量l"和"支路度量2");4.寻径电路，寻径电路设有一个存储单元，用于存贮"幸存路径"(SurvivedPath)(又称为"留存路径")，寻径电路的输入端分别接控制接口电路的输出端和译码核心电路的输出端；5.误码率监视电路，误码率监视电路设有编码器、存储器和比较电路，编码器输入端接寻径电路的译码输出端，编码器的输出信号经过增删还原电路进行增删操作后接比较电路，比较电路的输入端分别接存储器的输出端和增删还原电路的输出端。控制接口电路可设有16位寄存器和综合逻辑电路，控制接口电路输入端接控制接口电路内部的16位寄存器，输入的控制参数由此写入到内部的16位寄存器，16位控制值代表了不同的译码和解压参数并由此电路派生到相应的被控制单元。综合逻辑电路产生寄存器的选通信号和数据读出有效的信号。16位的输入控制参数与16位的寄存器直接连接；控制接口电路中的综合逻辑电路的输出端直接与所有的寄存器使能端连接；所有的16位寄存器输出端都连接到控制接口电路的输出端；控制接口电路的两个输入端rd—wt与reg—sel直接与综合逻辑电路连接。控制接口电路输出的16位控制值的功能表述如下—寻回路径长度；—软硬判决，1:硬，0:软；—4、3位控制，1:4位软，0:3位输入；一增删码否？1:增删，0:不增删；—增删码率，1:3/4，0:1/2;—输入码格式，00:2的补码，01:原码，10:补偿二进码；—备用。根据控制接口电路输入的控制信号，将输入的1位、3位、4位的信号码由不同的格式(原码、补码或补偿二进码)转换成4位的2的补码格式；例如，对于硬判决，0+0110(+6)，1^1010(-6);对于原码，(0000，1000)^0000，余下为+7一7;对于3位码，数值为+6一6;对于补偿二进码，(0111，1000)+0000，其余为+6一6;2的补码不变，为+7一7。在后继的错码纠正算法中，这些O都会被纠正为正确的值。码元填充转换电路用于1)根据控制接口电路输入的控制信号，将输入的1位、3位、4位的信号码由不同的格式(原码、补码或补偿二进码)转换成4位的2的补码格式；2)根据控制值中的增删码率，对输入的被解码信号流进行填充，对被删除的码元都用0来填充，在后续的错码纠正算法中，这些O都会被纠正为正确的值。码元填充转换电路的两路输出信号进入译码核心电路，由64路的加法-比较-选择(ACS)电路计算每一状态的值，将新的值和64位幸存路径保存。它根据控制部分的寻径长度，比较64径的值，选择了具有最大值的状态作为幸存路径输出到"寻径电路"部分。码元填充转换电路可设有2个码格式转换电路、2个码元填充电路、计数器、2个加法器和寄存器，寄存器的被译码的两路信号输出端接2个码格式转换电路，码格式转换电路的补码格式信号输出端接码元填充电路，数据端symboll与symbo12、控制端tran—start与tran—stop分别与4个寄存器连接；symboll、symbol2的寄存器分别与各自的码格式转换电路连接；码格式转换电路的输出与码元填充电路连接；tran—start和tran一stop的寄存器输出经过两个门电路后产生的en与所有的寄存器的使能端连接；控制信号输入punc与p一rate都与两个码元填充电路连接。译码核心电路可设有64个加比选电路、32个一位度量选择单元、16个二位度量选择单元、8个三位度量选择单元、4个四位度量选择单元、2个五位度量选择单元、六位度量选择单元、通用计数器、寻踪计数器和逻辑电路，译码核心电路的输入端连接码元填充转换电路的两路支路度量输出bm00与bm01，这两路的信号进入译码核心电路，由64路的加比选电路计算每一状态的值，将新的值和64位幸存路径保存，比较64径的值，选择了具有最大值的状态作为幸存路径输出到寻径电路，bm00和bm01都与64个加比选连接；tran一start、trans—stop和trace—length都与计数器电路连接；计数器电路的两个输出端都与64个加比选电路连接；64个加比选电路的输出与所有度量选择单元电路连接，32个一位度量选择单充的输出与16个二位度量选择单元连接；16个二位度量选择单元的输出与8个三位度量选择单元连接；8个三位度量选择单元的输出与4个四位度量选择单元连接；4个四位度量选择单元的输出与2个五位度量选择单元连接；2个五位度量选择单元的输出与1个六位度量选择单元连接。寻径电路可设有最大状态判定电路、100X64的路径存储器、64选一和逻辑电路，在最大状态判定电路中，设有读写计数器、逻辑电路、左右移位电路和选择电路，最大状态判定电路的状态输出与路径存储器的地址线连接；路径存储器的数据输出端与一64位的寄存器连接；此寄存器的输出与64选一电路连接；最大状态判定电路的6位控制输出与64选一电路连接；64选一电路的输出与最大状态判定电路连接。寻径电路所设的存储器为100X64的路径存储器，在传输过程中，64位的字节不断地被写入到此存储器中，每一位代表了前一幸存路径状态的LSB，它同时也是第K-1位的编码输入值。当具有最大路径度量的状态值被输入到寻径电路时，寻径逻辑使用这状态号作为索引从存贮的字节找到相应的字位，并将此字插进状态号的LSB位，其余左移一位，以形成新的状态号来作为索引，一直到所有状态都被寻到。误码率监视电路可设有维特比编码电路、增删还原电路、增删计数器、一对比较器，误码累加器、206X8存储器和读写计数器，误码率监视电路的两路输出与增删还原电路连接；增删计数器的输出与增删还原电路的控制端连接；读写计数器的两个8位输出分别与206X8存储器的读写地址线连接；206X8存储器的8位读输出的每4位分别与两个比较器连接；增删还原电路的两个输出端分别与两个比较器连接；两个比较器的输出端都与加法器连接；加法器的输出端与累加器连接。误码率监视电路所设有的编码器的维特比算法中的约束度参数为K=7，编码率参数为R=1/2;存储器可为206X8存储器(考虑到200个8位加上编译码的6个一位寄存器的延迟，故有206X8的存储器)，编码器输入端接寻径电路的译码输出端，即本维特比译码电路的数据输出，再进行编码，编码器的输出信号经过增删还原电路进行增删操作后送到比较电路；存储器存储了由码元填充转换电路输入的两路填充后的信号；比较电路的输入端分别接存储器的输出端和增删还原电路的输出端，比较电路不断地比较由存储单元来的码元和增删还原电路输出的码元，如有不同，误码率监视电路中的累加器加一，累加器不断地记录每一阶段的误差并在传输完成时将累加结果输出。本实用新型具有以下突出的优点1.多参数可编控制1)双4-bit输入的Viterbi信道(R=l/2)，每信道可选择输1、3、4位信号。2)硬判决、软判决可调。3)精确度高，约束度1^=7。4)1/2、3/4压縮码率可调的增信删除恢复功能。5)输入码格式可调原码、补码或补偿二进码。6)7位/128种可调返回寻踪路径长度。2.可用于高速要求的电路参数可控制的多功能维特比译码的电路是最大似然解码算法的巻积编码技术的实现电路，采用全硬件电路实现，电路使用硬件描述语言完成(HDL)。经过严格的仿真验证，本实用新型可以单独作为IC投片，也可以以模块的形式用于芯片设计嵌入，还可用于FPGA的设计环境。XILINX公司的译码器虽然也是基于类似的维特比算法，但是在电路的实现和参数的采用上，与本实用新型大相径庭。图1为本实用新型实施例的电路组成框图。图2为本实用新型实施例的控制接口电路组成框图。图3为本实用新型实施例的码元填充转换电路组成框图。图4为本实用新型实施例的译码核心电路组成框图。图5为本实用新型实施例的寻径电路组成框图。图6为本实用新型实施例的误码率监视电路组成框图。具体实施方式以下实施例将结合附图对本实用新型作进一步的说明。参见图1，本实用新型实施例设有控制接口电路11、码元填充转换电路14(格式转换1为141，格式转换2为142)、译码核心电路12(64个ACS为121，较大度量步径选择122)、寻径电路13(幸存路径存储器100X64为131，64选1为132)和误码率监视电路15(误码率存储器为151)。各个部分的连接关系和信号流程以及各电路主要输入端(表中表示为入in)和输出端(表中表示为出out)如表1.1所示(表1.1给出图1所示的维特比译码器中的信号)。ACS:加法比较选择单元，Tran—start:传输开始，Tran一stop:传输停止，bmOO，bm01:路径分支、01的度量，Tranjengh:寻踪长度，mem—wt_en:存储写使能，Survive—word:幸存路径，Max—state:最大状态，Mem—wt—stop:存储写停止，depunc_cntl:填充控制，Depunc_symbolO:±真充后信号0，Depunc_symboll:填充后信号l。表1.1<table>tableseeoriginaldocumentpage9</column></row><table>图2给出本实用新型实施例的控制接口电路组成框图。控制接口电路用于参数控制数据输入的接口部分，控制接口电路的输入端为用户提供了可编参数控制的写入。控制接口电路由一个16位的寄存器2126和一些综合逻辑电路27组成。可编控制接口电路输入端接可编控制接口电路内部的16位寄存器，输入的控制参数由此写入到内部的16位寄存器，无须内部地址译码。16位控制值代表了不同的译码和解压参数并由此电路派生到相应的被控制单元。综合逻辑电路产生寄存器的选通信号和数据读出有效的信号。可编控制接口电路的输入输出端口及其连接方式由表2说明。在图2中，16位的输入控制参数与16位的寄存器直接连接；控制接口电路中的综合逻辑电路的输出之一直接与所有的寄存器使能端连接；所有的16位寄存器输出端都连接到控制接口电路的输出端；控制接口电路的两个输入端rcLwt与reg—sel直接与综合逻辑电路连接。表2<table>tableseeoriginaldocumentpage10</column></row><table>图3给出本实用新型实施例的码元填充转换电路组成框图。码元填充转换电路由以下电路组成2个码格式转换电路32，2个码元填充电路33，计数器36，2个加法器，寄存器31、34、38与39。被译码的两路信号首先分别由寄存器送到2个码格式转换电路35，根据由可编控制接口电路来的填充转换控制信号，将输入的1位、3位、4位的信号码由不同的格式(原码、补码或补偿二进码)转换成4位的2的补码格式；这两路2的补码格式的信号再被分别送往码元填充电路37，在填充电路中，根据填充转换控制信号中的增删码率要求，对输入的被解码信号流进行填充，对被删除的码元都用0来填充，在后续的错码纠正算法中，这些0都会被纠正为正确的值。码元填充转换电路的的输入输出端口及其连接方式参见表3。在上述电路中(见图3)，数据端symboll与symbo12、控制端tran—start与tran—stop分别与4个寄存器连接；symboll、symbo12的寄存器分别与各自的码格式转换电路连接；码格式转换电路的输出与码元填充电路连接；tran—start和tran_st0p的寄存器输出经过两个门电路后产生的en与所有的寄存器的使能端连接；控制信号输入punc与p—rate都与两个码元填充电路连接。表3<table>tableseeoriginaldocumentpage11</column></row><table>图4给出本实用新型实施例的译码核心电路组成框图。译码核心电路由以下电路组成64个加比选(ACS)电路41、32个一位度量选择单元45、16个二位度量选择单元46、8个三位度量选择单元47、4个四位度量选择单元48、2个五位度量选择单元49、六位度量选择单元410、通用计数器42、寻踪计数器43和逻辑电路44。译码核心电路的输入端连接码元填充转换电路的两路支路度量输出bm00与bm01(两个支路度量值)，这两路的信号进入译码核心电路，由64路的加比选(ACS)电路计算每一状态的值，将新的值和64位幸存路径保存，比较64径的值，选择了具有最大值的状态作为幸存路径(survive—word)输出到寻径电路。两个计数器根据控制部分的寻径长度，给出对加比选电路的开始与结束控制，同时也给出了对寻径电路中的存储器的读写控制信号。每一个加比选都输出出一个新的度量给其所对应的63个度量选择单元，每一低位的度量选择单元将选择结果送往位数较高的度量选择单元，经过层层迭代选择后，将最后一个度量选择单元，即六位度量选择单元的6位输出，作为最大状态值，输出到寻径电路。译码核心电路的的输入输出端口及其连接方式参见表4。表4<table>tableseeoriginaldocumentpage12</column></row><table>图5给出本实用新型实施例的寻径电路组成框图。寻径电路由以下电路组成最大状态判定电路53、100X64的路径存储器51、64选一52和逻辑电路。在最大状态判定电路中，设有写计数器541、读计数器542与和一些逻辑电路、左右移位电路和选择电路。从译码核心电路来的64位survive_word(幸存路径)将被存入本模块中，寻径电路设有一个100X64用于存贮幸存路径的存储器，在传输过程中，64位的路径不断地被写入到此存储单元中。每一位代表了前一幸存路径状态的LSB，它同时也是第K-1位的编码输入值。当具有最大路径度量的状态值(max—state)从译码核心电路被输入到寻径电路时，寻径逻辑使用这状态号作为索引从存贮的字节找到相应的字位，并将此字插进状态号的LSB位，其余左移一位，以形成新的状态号来作为索引，一直到所有状态都被寻到。寻径电路的的输入输出端口及其连接方式参见表5。表5<table>tableseeoriginaldocumentpage13</column></row><table>图6给出本实用新型实施例的误码率监视电路组成框图。误码率监视电路的功能是将已被解码的信号，在同等参数条件下重新编码，得到两路重新编码的信号。这两路信号又在同样的码率参数条件下进行增删还原，得出两路恢复的原编码后的信号。那么，从理论上这两路恢复的原编码后的信号必须与原先码元填充转换电路的两路填充后的被译码信号(图1中的depunc—symbo11和depunc—symbo12)相等。但在实际电路中，由于电路计算精度等原因，这两路恢复的信号有可能有所误差。误码率监视电路逐个地将两路恢复信号与送到译码电路的被译码信号进行比较，将误差(误码)做了累计。在传输停止时，提供了累计的结果，此结果由ber—num端口输出。误码率监视电路由以下几个电路组成(K=7,R=l/2)的维特比编码电路61、增删还原电路62、增删计数器63、一对比较器65与66，误码累加器69、206X8存储器64、写计数器67、读计数器68。在图6中，译码输出data—out在作为译码输出的同时，也被送入本模块的维特比编码电路中进行编码，信号被重新编码后形成两路编码后的信号，这两路信号被直接输入到增删还原电路。P皿c和p—mte是由控制接口电路来的增删控制信号，这两个控制信号与增删计数器逻辑运算后，产生了对增删还原电路的控制信号。增删还原后的两路信号即为对原被译码信号的恢复信号，这两路信号被直接送往一对比较器。另两路被送往比较器的信号是来自的206X8的存储单元，206X8的存储单元存储了由码元填充转换电路输输出的的两路填充后的信号(depunc—symbol1,depunc_symbol2);比较电路不断地比较由存储单元来的码元和增删还原电路输出的码元，如有不同，误码率监视电路中的累加器加一，累加器不断地记录传输中的误差并在传输完成时将累加结果输出。误码率监视电路的的输入输出端口及其连接方式参见表6。表6<table>tableseeoriginaldocumentpage14</column></row><table>权利要求1.参数可控制的多功能维特比译码的电路，其特征在于设有1)控制接口电路，控制接口电路用于可编参数控制数据输入的接口部分，控制接口电路的输入端接输入的控制参数，控制参数由控制接口电路的输入端写入，控制接口电路输入端接控制接口电路内部的寄存器，输入的控制参数由控制接口电路输入端写入到控制接口电路内部的寄存器；2)码元填充转换电路，码元填充转换电路输入端接控制接口电路输出端；3)译码核心电路，译码核心电路的输入端联接码元填充转换电路的两路输出，码元填充转换电路的两路输出定义为“支路度量1”和“支路度量2”；4)寻径电路，寻径电路设有一个存储单元，用于存贮幸存路径，寻径电路的输入端分别接控制接口电路的输出端和译码核心电路的输出端；5)误码率监视电路，误码率监视电路设有编码器、存储器和比较电路，编码器输入端接寻径电路的译码输出端，编码器的输出信号经过增删还原电路进行增删操作后接比较电路，比较电路的输入端分别接存储器的输出端和增删还原电路的输出端。2.如权利要求l所述的参数可控制的多功能维特比译码的电路，其特征在于控制接口电路设有16位寄存器和综合逻辑电路，控制接口电路输入端接控制接口电路内部的16位寄存器，16位控制值代表了不同的译码和解压参数并由此电路派生到相应的被控制单元；综合逻辑电路产生寄存器的选通信号和数据读出有效的信号，16位的输入控制参数与16位的寄存器直接连接；控制接口电路中的综合逻辑电路的输出端直接与所有的寄存器使能端连接；所有的16位寄存器输出端都连接到控制接口电路的输出端；控制接口电路的两个输入端rd—wt与reg—sel直接与综合逻辑电路连接。3.如权利要求l所述的参数可控制的多功能维特比译码的电路，其特征在于码元填充转换电路设有2个码格式转换电路、2个码元填充电路、计数器、2个加法器和寄存器，寄存器的被译码的两路信号输出端接2个码格式转换电路，码格式转换电路的补码格式信号输出端接码元填充电路，数据端symboll与symbo12、控制端tran_start与tran一stop分别与4个寄存器连接；symboll、symbol2的寄存器分别与各自的码格式转换电路连接；码格式转换电路的输出与码元填充电路连接；tran一start和tran—stop的寄存器输出经过两个门电路后产生的en与所有的寄存器的使能端连接；控制信号输入punc与p一rate都与两个码元填充电路连接。4.如权利要求l所述的参数可控制的多功能维特比译码的电路，其特征在于译码核心电路设有64个加比选电路、32个一位度量选择单元、16个二位度量选择单元、8个三位度量选择单元、4个四位度量选择单元、2个五位度量选择单元、六位度量选择单元、通用计数器、寻踪计数器和逻辑电路，译码核心电路的输入端连接码元填充转换电路的两路支路度量输出bm00与bm01，计数器的两个输出端都与64个加比选电路连接；64个加比选电路的输出与所有度量选择单元电路连接，32个一位度量选择单元的输出与16个二位度量选择单元连接；16个二位度量选择单元的输出与8个三位度量选择单元连接；8个三位度量选择单元的输出与4个四位度量选择单元连接；4个四位度量选择单元的输出与2个五位度量选择单元连接；2个五位度量选择单元的输出与1个六位度量选择单元连接。5.如权利要求l所述的参数可控制的多功能维特比译码的电路，其特征在于寻径电路设有最大状态判定电路、100X64的路径存储器、64选一和逻辑电路，在最大状态判定电路中，设有读写计数器、逻辑电路、左右移位电路和选择电路，最大状态判定电路的状态输出与路径存储器的地址线连接；路径存储器的数据输出端与一64位的寄存器连接；此寄存器的输出与64选一电路连接；最大状态判定电路的6位控制输出与64选一电路连接；64选一电路的输出与最大状态判定电路连接。6.如权利要求l所述的参数可控制的多功能维特比译码的电路，其特征在于误码率监视电路设有维特比编码电路、增删还原电路、增删计数器、一对比较器，误码累加器、206X8存储器和读写计数器，误码率监视电路的两路输出与增删还原电路连接；增删计数器的输出与增删还原电路的控制端连接；读写计数器的两个8位输出分别与206X8存储器的读写地址线连接；206X8存储器的8位读输出的每4位分别与两个比较器连接；增删还原电路的两个输出端分别与两个比较器连接；两个比较器的输出端都与加法器连接；加法器的输出端与累加器连接。7.如权利要求6所述的参数可控制的多功能维特比译码的电路，其特征在于误码率监视电路所设有的编码器的维特比算法中的约束度参数为K=7，编码率参数为R=l/2;编码器输入端接寻径电路的译码输出端，编码器的输出端接增删还原电路输入端；比较电路的输入端分别接存储器的输出端和增删还原电路的输出端。专利摘要参数可控制的多功能维特比译码的电路，涉及一种译码电路。提供一种使用灵活、多样，既可用于传输系统中的错码纠正，也可用于压缩码元的解压等的参数可控制的多功能维特比译码的电路。设控制接口电路、码元填充转换电路、译码核心电路、寻径电路和误码率监视电路。控制接口电路输入端接控制接口电路内部寄存器；码元填充转换电路输入端接控制接口电路输出端；译码核心电路输入端接码元填充转换电路两路输出，寻径电路输入端接控制接口电路输出端和译码核心电路输出端；误码率监视电路设编码器、存储器和比较电路，编码器输入端接寻径电路的译码输出端，编码器输出端接增删还原电路输入端，比较电路输入端接存储器输出端和增删还原电路输出端。文档编号H03M13/41GK201204576SQ20082010234公开日2009年3月4日申请日期2008年5月16日优先权日2008年5月16日发明者王世亮申请人:王世亮