混合型集成电路装置的形成的制作方法

专利名称：混合型集成电路装置的形成的制作方法
混合型集成电路装置的形成技术领域
本发明的一个或一个以上方面大体涉及集成电路，且更明确地说涉及混合型集成 电路装置的形成。
背景技术：
可编程逻辑装置(“PLD”)是可经编程以执行指定逻辑功能的众所周知类型的集 成电路类型。一种类型的PLD，现场可编程门阵列(“FPGA”)通常包含可编程模块的阵列。 这些可编程模块可包含(例如)输入/输出块(“Ι0Β”)、可配置逻辑块(“CLB”)、专用随 机存取存储器块(“BRAM”)、乘法器、数字信号处理块(“DSP”)、处理器、时钟管理器、延迟 锁定回路(“DLL”)等等。如本文中所使用，“包含”意味着无限制地包含。
一种此类FPGA是可从加州圣何塞市(951 )的塞灵思公司(Xilinx，Inc. ) (2100 逻辑驱动器)购得的Xilinx Virtex FPGA。另一类型的PLD是复杂可编程逻辑装置 (“CPLD”)。CPLD包含通过互连开关矩阵连接在一起且连接到输入/输出(“I/O”)资源 的两个或两个以上“功能块”。CPLD的每一功能块包含与可编程逻辑阵列(“PLA”)和可编 程阵列逻辑(“PAL”)装置中使用的结构类似的二级AND/OR结构。其它PLD通过应用处 理层(例如，金属层)来编程，所述处理层可编程地将装置上的各种元件互连。这些PLD称 为掩模可编程装置。PLD也可例如使用熔丝或反熔丝技术以其它方式实施。术语“PLD”和 “可编程逻辑装置”包含(但不限于)这些示范性装置，还涵盖仅部分可编程的装置。
出于清楚的目的，下文描述FPGA，但可使用其它类型的PLD。FPGA可包含一个或一 个以上内嵌式微处理器。举例来说，微处理器可位于为其保留的通常称为“处理器块”的区 域中。
至今，FPGA的可编程逻辑(“FPGA组构”)在与FPGA的所有其它电路相同的裸片 上。然而，虽然FPGA组构例如往往推动用于制造集成电路的平版印刷技术的发展水平，但 FPGA的许多其它组件未如此。因此，虽然FPGA的一些组件可随着每一项新的可用平版印刷 工艺技术而缩减，但其它组件并不同样随着此新可用的平版印刷工艺技术而缩减。
此不一致具有显著的成本牵连。举例来说，推动制造技术的发展水平的平版印刷 往往涉及对半导体处理中的变化较敏感的晶体管。因此，尽管以较不激进的平版印刷制造 的基本组件将以实质较高速率生产，但半导体裸片经受较激进且因此较敏感的半导体处理 的较低产量。此外，与实质完全不同大小的组件的制造相关联的复杂情况可涉及相对于蚀 刻深度、金属层的数目和其它已知工艺集成问题的复杂情况。最后，推动用于制造的平版印 刷技术发展水平的半导体工艺技术往往半导体裸片的每单位面积较昂贵。
因此，提供避免上文提及的问题中的一者或一者以上的集成电路装置将是合乎需 要且有用的。发明内容
本发明的一个或一个以上方面大体涉及集成电路，且更明确地说涉及混合型集成电路装置的形成。
本发明的一方面大体涉及一种形成混合型集成电路装置的方法。获得针对集成电 路的设计。所述设计分为至少两个部分，所述部分响应于组件大小而分出。关联所述部分 的第一部分以使用大于或等于第一最小尺寸平版印刷来形成。关联所述部分的第二部分以 使用大于或等于第二最小尺寸平版印刷来形成，所述第二最小尺寸平版印刷在大小上大于 所述第一最小尺寸平版印刷。至少部分使用第一最小尺寸平版印刷针对所述第一部分形成 第一裸片，所述第一裸片具有所述第一最小尺寸平版印刷作为用于形成所述第一裸片的最 小平版印刷。至少部分使用第二最小尺寸平版印刷针对所述第二部分形成第二裸片，所述 第二裸片具有所述第二最小尺寸平版印刷作为用于形成所述第二裸片的最小平版印刷。所 述第一裸片和所述第二裸片分别经由其耦合互连而彼此附接以提供所述混合型集成电路装置。
本发明的另一方面大体涉及一种用于形成混合型集成电路装置的方法。将集成电 路设计的组件关联到若干成本类别中，所述成本类别至少部分根据用于形成所述组件的最 小平版印刷尺寸而分出。将集成电路解析为至少两个组件群组，所述至少两个组件群组中 的第一群组由于使用比所述至少两个组件群组中的第二群组小的平版印刷特征而与较高 制造成本相关联。使用大于或等于第一最小尺寸平版印刷针对所述第一群组形成第一裸 片，且使用大于或等于第二最小尺寸平版印刷针对所述第二群组形成第二裸片。第一最小 尺寸平版印刷具有比第二最小尺寸平版印刷小的特征大小。第一裸片具有所述第一最小尺 寸平版印刷作为用于形成所述第一群组的最小平版印刷。第二裸片具有所述第二最小尺寸 平版印刷作为用于形成所述第二群组的最小平版印刷。所述第一裸片和所述第二裸片每一 者经形成以包含用于将所述第一裸片和所述第二裸片彼此耦合以提供所述混合型集成电 路装置的互连和其它电路。
本发明的又一方面大体涉及一种具有第一裸片和第二裸片的混合型集成电路装 置，其中所述第二裸片具有用于输入和输出连接性的引脚，且所述第一裸片具有用于存储 经由所述引脚获得的信息并用于经由所述引脚输出信息的电路。所述第一裸片和所述第二 裸片表示集成电路产品的单独部分。所述第一裸片和所述第二裸片彼此耦合，其中所述第 一裸片和所述第二裸片每一者包含用于将所述第一裸片和所述第二裸片彼此耦合以实现 其间的电连通的互连。所述第一裸片与用于形成第一特征大小的第一平版印刷相关联。所 述第二裸片与用于形成第二特征大小的第二平版印刷相关联。第二裸片的第二特征大小大 于第一裸片的第一特征大小，且第二裸片不具有拥有第一特征大小的电路。


附图展示根据本发明的一个或一个以上方面的示范性实施例；然而，附图不应理 解为将本发明限于所展示的实施例，而是仅用于阐释和理解。
图1是描绘其中可实施本发明的一个或一个以上方面的列状现场可编程门阵列 (“FPGA”)架构的示范性实施例的简化框图。
图2A是描绘FPGA裸片的一部分的示范性实施例的框图。
图2B是描绘图2A的FPGA裸片的另一部分的示范性实施例的框图。图2A和2B 组合指示其中说明性展示的FPGA裸片上的内容。
图3是描绘用于与例如图2A和2B中说明性展示的FPGA裸片一起使用的输入/ 输出裸片的示范性实施例的框图。
图4A是描绘工艺中半导体装置的示范性实施例的透视图。
图4B是描绘预模制化合物经组装集成电路装置的示范性实施例的透视图。
图5A是描绘图4B的集成电路装置的一部分的横截面的示范性实施例的框图。
图5B是描绘图4B的集成电路装置的另一部分的横截面的示范性实施例的框图。
图5C是描绘工艺中半导体装置的示范性实施例的透视图。
图6是描绘集成电路形成流程的示范性实施例的流程图。
具体实施方式
在以下描述中，陈述许多特定细节以提供对本发明的特定实施例的更详尽描述。 然而，所属领域的技术人员应了解，本发明可在没有下文给出的所有特定细节的情况下实 践。在其它例子中，未详细描述众所周知的特征以便不混淆本发明。为了便于说明，在不同 图中使用相同数字标号来指代相同项目；然而，在替代实施例中，所述项目可不同。
图1说明FPGA架构100，其包含较大数目的不同可编程模块，所述可编程模块包含 多千兆位收发器(“MGT”) 101、可配置逻辑块(“ CLB ”) 102、随机存取存储器块(“BRAM”) 103、 输入/输出块(“Ι0Β”)104、配置和计时逻辑(“CONFIG/CLOCKS”)105、数字信号处理块 (“05 ”)106、专用输入/输出(“10”)端口 ( “1/0”)107(例如，配置端口和时钟端口)， 以及其它可编程逻辑108，例如数字时钟管理器、模/数转换器、系统监视逻辑等等。一些 FPGA还包含专用处理器块(“PR0C”)110。
在一些FPGA中，每一可编程模块包含可编程互连元件(“INT”)111，其具有到达 和来自每一邻近模块中的对应互连元件111的标准化连接。因此，所述可编程互连元件111 一起实施所说明的FPGA的可编程互连结构。每一可编程互连元件111还包含到达和来自 相同模块内的任何其它可编程逻辑元件的连接，如图1的右侧处包含的实例所示。
举例来说，CLB 102可包含可配置逻辑元件(“CLE”)112，其可经编程以实施用户 逻辑加上单一可编程互连元件111。除一个或一个以上可编程互连元件111外，BRAM 103 还可包含BRAM逻辑元件(“BRL”)113。通常，模块中包含的互连元件的数目取决于模块的 高度。在所描绘的实施例中，BRAM模块具有与四个CLB相同的高度，但也可使用其它数目 (例如，五个)。除适当数目的可编程互连元件111外，DSP模块106还可包含DSP逻辑元 件(“DSPL”)114。除可编程互连元件111的一个实例外，IOB 104还可包含(例如)输入 /输出逻辑元件(“I0L”)115的两个实例。如所属领域的技术人员将了解，使用在各种说 明性逻辑块上方分层的金属来制造连接(例如)到I/O逻辑元件115的实际I/O垫，且所 述实际I/O垫通常不限于I/O逻辑元件115的区域。
在所描绘的实施例中，接近裸片的中心的列状区域(图1中以阴影展示)用于配 置、I/O、时钟和其它控制逻辑。从此列延伸的垂直区域109用于在FPGA的宽度上分布时钟和配置信号。
一些利用图1中说明的架构的FPGA包含中断组成FPGA的大部分的规则列状结构 的额外逻辑块。所述额外逻辑块可为可编程块和/或专用逻辑。举例来说，图1所示的处 理器块Iio跨越CLB和BRAM的若干列。
注意，图1希望仅说明示范性FPGA架构。一列中的逻辑块的数目、列的相对宽度、 列的数目和次序、列中包含的逻辑块的类型、逻辑块的相对大小，以及图1的右侧处包含的 互连/逻辑实施方案仅为示范性的。举例来说，在实际FPGA中，不论CLB在哪里出现，通常 包含CLB的一个以上邻近列，以促进用户逻辑的有效实施方案。FPGA 100说明性地表示列 状架构，但可使用例如环形架构等其它架构的FPGA。FPGA 100可以是来自加州圣何塞市的 塞灵思公司的 Virtex -4 或 Virtex -5FPGA。
以下描述是依据至少将FPGA分叉为两个单独裸片。现代FPGA设计有效地为芯片 上系统(“S0C”)。然而，例如，并非FPGA的所有组件(即，并非所有功能块)均需要使用 最先进的可用平版印刷技术来制造。举例来说，参考当前半导体平版印刷工艺，FPGA设计 的一些组件(例如，选择10(例如，“Ι0Β，，)、串行10(例如，“MGT”)、系统监视器和其它已知 组件)在使用90纳米的最小平版印刷制造时可具有竞争力。相比之下，FPGA的例如CLB、 BRAM等组件以及例如内嵌式处理器和DSP等其它组件当使用65纳米平版印刷工艺制造时 可具有竞争力。举例来说，由于某些IO要求的缘故，例如IOB或MGT等块可能不能利用切 割边缘工艺的较小平版印刷尺寸，且因此以较老一代的技术制造那些块不会导致性能或效 率的任何降级。
通过不根据功能能力而是依据可用于形成组件的具成本竞争力的平版印刷来分 离此类组件，可识别至少两个组件群组以用于制造于单独裸片上。这些裸片可接着互连并 封装作为单一集成电路封装，使得从用户的观点来看，此单一集成电路封装实际上充当单 裸片FPGA。然而，此混合型集成电路装置包含彼此耦合的多个裸片。例如如果所述单独裸 片中的一者可以较老一代的技术形成，那么这可导致显著的成本节省。在另一实例中，某些 组件可能需要额外或更多昂贵的工艺制造步骤，且将所述单独裸片中的一者限于那些组件 也可产生成本节省。并且，尤其当单一较大裸片必须以最新的平版印刷或技术工艺制造时， 使用多个较小裸片代替单一较大裸片可意味着较少的有缺陷的裸片和较高产量。如一般技 术人员将了解，一般来说，根据各种技术要求将之前的单一裸片集成电路分为多个裸片可 产生许多益处，包含成本节省、较高产量、较有效电路等。
图2A是描绘FPGA裸片200的一部分的示范性实施例的框图。图2B是描绘图2A 的FPGA裸片200的另一部分的示范性实施例的框图。图2A和2B组合指示FPGA裸片200 上的内容。
FPGA裸片200可使用当前用于制造集成电路(例如FPGA)的平版印刷技术发展 水平来制造。当前，FPGA裸片200可使用65纳米(“nm”)平版印刷来制造。应了解，尽管 65nm平版印刷用于FPGA裸片200的最小尺寸组件，但FPGA裸片200的其它组件可使用较 大特征大小来制造，即大于65nm的一种或一种以上较大平版印刷。
同时参看图2A和2B，FPGA裸片200包含CLB 102、BRAM 103、DSP 106，以及内嵌 式处理器110。与区域109相关联的时钟总线的迹线用于在FPGA裸片200的宽度上分布时 钟信号。与区域109相关联的迹线可为时钟树的较低级分叶。FPGA裸片200包含的是配置 端口逻辑206。配置端口逻辑206耦合到也由区域109表示的总线或迹线，以用于在FPGA 裸片200的宽度上分布配置信号。配置端口逻辑206可由FPGA裸片200包含以较紧密地 耦合配置位分布/编程与配置存储器单元。
进一步包含在FPGA裸片200中的是接口逻辑202。接口逻辑202用于将到达和来7自FPGA裸片200的信号耦合到另一裸片，即图3的IO裸片300。接口逻辑202可包含可编 程互连点(“PIP”)(图2A和2B中未图示)。因为PIP是已知的，所以本文中不以不必要 的细节对其进行描述。另外，接口逻辑202可包含用于互连信号以及互连电源和接地电压 的迹线或线(图2A和2B中未图示)，如下文以额外细节描述。
应了解，FPGA裸片200具有比图3的IO裸片300高的电路密度。因此，尽管图2A 和2B的FPGA裸片200可如说明性展示而呈现为大于图3的IO裸片300，但应了解，实际上 FPGA裸片200可具有与图3的IO裸片300相等或比其小的大小。
虽然FPGA裸片200的组件可例如随着技术改进而缩减，但图3的IO裸片300的 组件可不基于后续一代的FPGA而缩减。此外，FPGA裸片200可使用65nm半导体平版印刷 工艺技术形成，且图3的IO裸片300可使用90nm半导体平版印刷工艺技术形成。65nm和 90nm平版印刷的这些实例中的每一者是可分别参考裸片200和300使用的最大平版印刷。 然而，应了解，比那些特定提及的平版印刷小的平版印刷可在裸片200和300上使用。一般 来说，可使用两种制造技术来制造每一裸片，其中制造技术至少有一种方式不同。如本文描 述，所述两种技术可具有不同大小的平版印刷，但也可存在例如所使用的材料和化学物质 或处理步骤和/或机器等其它差异。
在使用65nm平版印刷技术之前，FPGA的CLB和BRAM布局覆盖FPGA所消耗的半 导体面积超过90%。然而，在使用65nm平版印刷技术的情况下，当使用单一裸片FPGA装置 时，CLB和BRAM布局近似仅消耗FPGA裸片面积的50-70%。S卩，因为CLB和BRAM部分缩减 得比其它部分快，所以其占据裸片的较小百分比。
图3是描绘用于与图2A和2B的FPGA裸片200 —起使用的IO裸片300的示范性 实施例的框图。尽管针对裸片200和300两者展示列状架构，但应了解，可使用其它架构， 例如已知的环形架构，其中所提供对外界的接入的引脚分布在裸片的周界周围。然而，相对 于列状架构，相关联的列可对准以使得其彼此接近，以促进将裸片200和300的互连彼此附 接。同时参看图2A、2B和3，进一步描述FPGA裸片200和IO裸片300。
IO裸片300包含串行10(例如，MGT) 101、选择10(例如，Ι0Β) 104、时钟管理模块 (“CMT”)305，和配置端口逻辑306，以及接口逻辑302。IO裸片300可进一步包含网络接 口，例如以太网媒体控制(“EMAC”)块308，系统监视器304和非易失性存储器303。非易 失性存储器303可与电可擦除可编程只读存储器(“EEPR0M”)、快闪存储器或其它已知的 非易失性存储器相关联。另外，可包含电熔丝和静电放电(“ESD”)保护电路(未图示)作 为IO裸片300的一部分。
对于FPGA，包含的配置端口逻辑306可用于IO裸片300的配置，以及将配置信号 一直传递到FPGA裸片200的配置端口逻辑206。此外，IO裸片300可包含在IO裸片300 上用于时钟信号的局部分布的CMT 305。配置信号和时钟信号可针对IO裸片300的宽度， 经由如区域309指示的总线或迹线而分布。用于区域309的时钟信号的总线或迹线可包含 时钟树的分支和较高级分叶。应了解，CMT 305可具有粗略和精细粒度的DLL，或更明确地 说与此类DLL相关联的分接延迟线。替代地或除DLL外，可使用PLL和/或其它计时和定 时电路。IO裸片300上可编程逻辑的量可实质上小于FPGA裸片200，且配置端口逻辑306 可不如配置端口逻辑206复杂。此外，应了解，可任选地包含CLB 322以作为IO裸片300 的一部分，其中此类CLB 322使用比图2A和2B的CLB 102还大的平版印刷形成。使用较大平版印刷形成的CLB 322由于比那些以较小平版印刷形成的晶体管泄漏得还少的晶体 管的缘故而一般趋向于具有较少泄漏电流。因此，使用此较大平版印刷形成的CLB 322可 具有较低静态功率。
接口逻辑202和302可用于在IO裸片300与FPGA裸片200之间传递信号。此夕卜， FPGA裸片200的接口逻辑202可用于耦合例如IO裸片300的IOB 104或MGT 101以将信 令提供到由IO裸片300和FPGA裸片200所形成的集成电路装置的FPGA裸片200。同样， IO裸片300的接口逻辑302可耦合到例如FPGA裸片200的CLB 102,BRAM 103或DSP 106 以将来自FPGA裸片200的信令提供到例如IO裸片300的IOB 104或MGT 101以用于此多 裸片装置的芯片外通信。
应了解，先进技术集成电路的制造的发展已大大增长。因此，对于多裸片装置，具 有不使用最先进平版印刷技术制造的一个裸片可允许成本减少，包含较小的布局复杂性。 此外，应了解，多裸片装置的每一裸片可个别地测试，且因此如果最先进平版印刷技术裸片 (例如，FPGA裸片200)具有较高故障率，即较低产量，那么此裸片可在附接到较高产量裸片 (例如，IO裸片300)之前剔除。
IO裸片300可附接到FPGA裸片200，如本文下文以额外细节描述，且两者均可提 供作为单一装置，使得“分裂”对于用户不是透明的。
参看图4A，其中展示描绘工艺中半导体装置400的示范性实施例的透视图，FPGA 裸片200较一般地称为较小平版印刷裸片或增加成本的裸片，且IO裸片300较一般地称为 较大平版印刷裸片或减少成本的裸片。FPGA裸片200可附接到IO裸片300，所述IO裸片 300又附接到互连衬底401。每一裸片可平面布置以将图2A、2B和3(图4A中未图示)的 接口逻辑202和302同与其相关联的对应电路对准。接口逻辑202和302的此定位可进一 步适应各个裸片之间特征的大小设计的差异。
一个或一个以上单独任选的子裸片402可附接到FPGA裸片200，其中任选的子裸 片402是单独核心。举例来说，并非在FPGA裸片200上具有图2A(图4A中未图示)的内 嵌式处理器110，而是任选的子裸片402可以是处理器裸片。一般来说，子裸片可具有任何 适宜的功能。此外，任选裸片402可包含一个以上处理器，且可包含处理器和协处理器。此 外，IO裸片300可由于具有比FPGA裸片200还低密度的电路而具有较多可用于“引出脚” 的区域，且因此互连衬底401可省略，因为可存在用于IO裸片300中的引出脚的足够空间。 然而，出于清楚的目的，借助实例而非限制，将假定使用互连衬底401。
参看图4B，展示描绘在施加模制化合物之前经组装集成电路装置400的示范性实 施例的透视图。在此实例中，已出于清楚而非限制的目的省略图4A的任选子裸片402。在 此配置中，应了解，IO裸片300用于与“外界”通信，即与混合型装置外部的系统或装置通 信，且用于与FPGA裸片200通信。因此，应了解，常规多芯片封装可用于封装集成电路装置 400。
因此，应了解，可将针对时钟、10、电源和接地连接(尤其在其它已知引脚连接中) 的足够偏压添加到IO裸片300，用于与外部装置通信且用于与FPGA裸片200通信并为FPGA 裸片200加电。可具有较多可用面积的IO裸片300可承担添加额外互连和偏压的较大影 响。
所添加的互连和偏压的影响可能不是显著额外成本，尤其当相对于通过分离裸片而形成的下述优点中一者或一者以上来看时。此外，FPGA裸片200可以一个或一个以上顶 部金属层连接到此类额外互连和偏压，其将允许此类一个或一个以上顶部金属层下方的金 属层用于相对于例如CLB102、BRAM 103和DSP 106的FPGA的常规互连电路。
尽管图4B中未说明性展示任选子裸片402，但应了解FPGA裸片200可分配用于到 此类任选裸片的连接(包含电源和接地以及信令连接)的区域。此外，应了解，随着技术和 设计及架构进步，裸片200或300或两者可以其自身相对步调进步。举例来说，这将允许在 不必重新设计IO裸片300的电路(即，IO裸片300可重新使用)的情况下基于新一代半 导体工艺实施FPGA裸片200。因此，对于部分使用新一代半导体工艺产生的产品，多裸片实 施方案将减少风险，以及增强投入市场的时间。
图5A是描绘图4B的集成电路装置400的一部分500的横截面的示范性实施例的 框图。图5B是描绘图4B的集成电路装置400的一部分520的横截面的示范性实施例的框 图。同时参看图4B、5A和5B进一步描述图5A和5B的(分别)部分500和520。
FPGA裸片200包含接口逻辑202和CLB 102，如部分500和520中分别展示。IO 裸片300包含选择IO 104和接口逻辑302，如部分500和520中分别展示。IO裸片300的 顶部部分以箭头512指示，且IO裸片300的底部部分以箭头511指示。借助底部部分511， 通常意味着上面形成IO裸片300的衬底在底部部分中，且从那里建立包含与顶部部分512 相关联的一个或一个以上金属层的一个或一个以上层。
FPGA裸片200具有底部部分514和顶部部分513。FPGA裸片200可倒转以附接到 IO裸片300，如图5A和5B中说明性地展示。在一些情况下，可使用用于附接两个裸片的其 它布置或方法，例如线结合、倒装芯片、裸片通孔(through-die via)等。因此，IO裸片300 的通孔519可耦合裸片200与300的迹线或传导线。IO裸片300的选择IO 104说明性地 展示为使用通孔519互连到FPGA裸片200的接口逻辑202。
此外，I/O 516可经由常规球形栅格阵列(“BGA”)等技术通过通孔518耦合到IO 裸片300的选择IO 104。因此，通孔518可延伸穿过与IO裸片300相关联的半导体衬底。 此外，通孔517可用于将电源和接地耦合到相应总线，即电源总线501和接地总线502。通 孔517延伸穿过IO裸片300以分别连接到FPGA裸片200中与电源和接地总线501和502 相关联的通孔。通孔517无需专门针对FPGA裸片200的电源和接地总线连接。举例来说， 如图5B中说明性地展示，IO裸片300的电源总线531和接地总线532可耦合到通孔517， 所述通孔517还耦合到FPGA裸片200的电源总线501和接地总线502。
此外，相对于图5B，应了解，对于内集成电路装置信令，即裸片200与300之间的 信令，可能不存在任何外部相关联连接，且因此IO裸片300的接口逻辑302可例如耦合到 FPGA 裸片 200 的 CLB 102。
在图5A和5B中，裸片200使用已知的微结合技术附接到裸片300。裸片300可使 用倒装芯片技术以附接到图4的互连衬底401。作为替代或与倒装芯片技术组合，可使用线 结合来互连裸片300与互连衬底401。
在图5C中，展示描绘工艺中半导体装置550的示范性实施例的透视图。在此实例 实施例中，FPGA裸片200具有比IO裸片300小的周长。在如参看图5A和5B所描述底部 部分511和514处于相对端且裸片200和300的金属层微结合在一起的情况下，可使用线 结合以至少部分用于在互连衬底401与IO裸片300之间提供互连。举例来说，线551在每一端附接到所安置在互连衬底401的上表面上的相应结合垫552以及所安置在IO裸片300 的上表面上的相应结合垫553。尽管出于清楚的目的仅说明性地展示一侧，但线结合可位 于IO裸片300的整个暴露的上表面周界周围。线结合可除倒装芯片技术外或代替于倒装 芯片技术而使用，用于互连IO裸片300与互连衬底401。此外，线结合可用于互连FPGA裸 片200与互连衬底401(但图5C中未说明性地展示)，借此绕过IO裸片300。当然，IO裸 片300和FPGA裸片200仍例如经由微结合而彼此互连。
图6是描绘集成电路形成流程600的示范性实施例的流程图。在601处，获得集 成电路(“IC”)设计且将与此IC设计相关联的组件与成本类别相关联。这些成本类别考 虑待形成的组件大小，以及因此待用于在半导体工艺中形成此组件的相关联最小尺寸平版 印刷和/或其它不同类型的半导体处理。可影响成本的其它因素包含例如待使用的晶片大 小和待使用的裸片大小。
在602处，在601处与成本类别相关联的IC组件响应于其各种成本类别而解析为 至少两个群组。换句话说，IC设计的组件可划分为两个群组，以将较小尺寸平版印刷组件 与较大尺寸平版印刷组件彼此分离。出于清楚的目的借助实例而非限制继续以上实例，将 假定组件的这两个群组为65nm组件和90nm组件，其中65nm和90nm不必指示最小特征大 小而是用于制造此群组内一个或一个以上组件的最小尺寸平版印刷。一般来说，组件可分 为与减少成本的制造相关联的群组和与增加成本的制造相关联的群组。
在603处，针对在602处所解析的至少两个群组形成至少两个裸片，其中此类至少 两个群组具有不同的最小平版印刷尺寸。因此，所述实例中用于一个群组的最小尺寸平版 印刷为65nm平版印刷，且用于另一组件群组的最小尺寸平版印刷为90nm平版印刷。在形成 所述至少两个裸片之后，其可在604处彼此附接以提供混合型集成电路装置。出于清楚的 目的未描述例如测试等已知步骤。然而，应了解，每一个别裸片可以常规方式处理且接着例 如经由探测垫测试。在所述至少两个裸片彼此附接之后，所述裸片可再次以常规方式测试， 如此604处产生的混合型集成电路装置可呈现为单一芯片，尽管其是多裸片或混合型集成 电路装置。
可通过分别使用一个或一个以上单独FPGA和IO裸片200和300来获得若干优 点。举例来说，FPGA裸片200可以平版印刷制造，所述平版印刷与用于制造IO裸片300的 最小尺寸平版印刷相比提供近似25%到75%的缩减。此外，因为IO裸片300上额外空间 可能可用，所以例如额外电熔丝、快闪存储器、电压调节器和电荷泵等所有或一些额外电路 可添加到IO裸片300。举例来说，额外电压调节器和电荷泵可用于形成特殊电压。作为替 代或另外，用于增强功率平滑的较大电容器可与IO裸片300 —起使用，且用于系统监视器 304的逐位较大模/数转换器可用于较大准确性。此外，因为至少FPGA裸片200上大部分 的电路将使用较先进的平版印刷工艺形成，且因为FPGA裸片200将小于常规FPGA裸片，所 以每晶片可存在较多FPGA裸片200。此晶片中具有每晶片较多裸片和较均一半导体处理 可进一步减少成本。此外，因为IO裸片300不具有与FPGA裸片200相关联的布线复杂性， 所以较少金属层可在IO裸片300上，其可进一步减少成本。同样，相对于IO裸片300，较 多裸片可使用较便宜的半导体处理制造于单一晶片上，因此降低成本。此外，与常规单裸片 FPGA相比可存在相对于裸片200和300的每一个别裸片的较少晶体管类型，且因此具有较 少晶体管类型可进一步减少半导体制造成本。
可通过具有单独IO裸片300和FPGA裸片200而获得其它优点。举例来说，可通 过仅改变串行IO裸片300而提供不同选项。举例来说，在不包含串行IO且因此可省略与 此串行IO相关联的连接的情况下，IO裸片300可经制造以省略此串行IO而不对应地改变 FPGA裸片200的制造。此外，IO裸片300上的特征可不被特定FPGA裸片200使用，且因此 可通过具有以下策略而高百分比地使用IO裸片300 具有一个或一个以上特征的缺陷的IO 裸片300可与不需要使用那些一个或一个以上特征的FPGA裸片200 —起使用。连同那些 线一起，FPGA裸片200可短于IO裸片300，从而允许IO裸片300的每一列中一部分的选择 IO和串行IO成为可用于增加缺陷容限的保留电路。
较明确地说与FPGA裸片200相关联的优点可为，SPICE模型的数目为顺畅，使得 使用较少设计者时间。因此，处于发展阶段的FPGA裸片200的优化可不经由设计团体作为 对计算机资源的较大连锁反应而触发，且因此可减轻对时间表和产品引入的影响。此外，通 过具有FPGA裸片200以及其相关联电路，比单一裸片FPGA相对于半导体处理更同质地， 工艺集成因为实施较少类型的栅极氧化物、金属层和与半导体处理相关联的其它特征而简 化。具有相对于半导体特征和相关联工艺步骤的较大同质性可以较少的晶片和平版印刷掩 模成本来增强产量并提供较快周转时间。此外，由于非同质性而导致的ESD和闭锁布局区 域额外开销可从FPGA裸片200大体移除，其可进一步减少成本。
较明确地说与IO裸片300相关联的优点可包含成熟处理和SPICE模型的使用，其 可促进更顺畅的设计和制造。此外，如先前提及，IO裸片300可容易设计以用于不同应用， 但具有共同或基本特征集。举例来说，与电信应用中使用的IO和ESD保护相比，汽车应用 可涉及不同IO和ESD保护额外开销。因此，单独IO裸片300可适应特定市场段，而与此类 各种IO裸片300 —起使用的FPGA裸片200可不变或至少大体不变。
本文已针对用于形成FPGA裸片200和IO裸片300的可行最小尺寸平版印刷使用 65nm和90nm平版印刷的实例。应了解，使用例如65nm平版印刷的最小特征大小可实质上 小于65nm。举例来说，使用65nm的最小特征大小可接近65nm的值的一半。此外，相对于 65nm处理，所使用的光的波长实际上为193nm或M8nm。可使用各种相移掩模来形成子波 长特征，如所已知。然而，本发明的范围不限于65nm和90nm平版印刷工艺，而是可涉及当 前不用于主流制造中但某天可能较普遍使用的其它类型的工艺。举例来说，FPGA裸片200 可使用χ射线平版印刷制造，且IO裸片300可使用光刻(photolithography)作为相应最 小尺寸平版印刷来制造。或者，FPGA裸片200可使用直接写入(例如，电子束平版印刷)制 造，且IO裸片300可使用光刻或χ射线平版印刷制造。在以上实例的每一者中，平版印刷 的类型与形成各种裸片的过程中使用的最小尺寸平版印刷相关联，其不排除在此类裸片的 形成中使用比此最小平版印刷大的平版印刷。
如上文所指示，因为一些组件比其它组件缩减得更迅速，所以摩耳定律可更准确 地视为在相对于多少FPGA裸片面积为每一者的布局所消耗的组件的群组之间的比率。然 而，一些组件虽然能够按比例缩小，但由于外部因素而不按比例缩小。举例来说，必须承受 高电压或高电流的装置可不按比例缩小，这不是因为装置的结构而是由于装置将承受的操 作参数。此外，半导体工艺流程可在整个工艺流程中使用相同平版印刷，其中较大尺寸组件 不是利用形成与平版印刷相关联的较小特征大小的能力来形成。然而，一般来说，平版印刷 越大，则制造成本越低。12
因此，返回601，组件可分离为两个群组，即随着每一平版印刷产生缩减的群组和 不随着每一平版印刷产生缩减的群组。这些群组还将归入两个单独成本类别，如上文所指 示，尽管用于分类的指标为可缩放性。通过将集成电路设计的组件关联到可缩放性类别中， 可缩放性类别可至少部分根据可相应地用于形成组件的最大平版印刷尺寸而分出，同时在 设计约束内或至少满足设计约束。术语“设计约束”意味着包含操作参数，以及裸片大小约 束ο
在602处，组件因此可解析为两个类别将随着先进生产平版印刷缩放的类别和 将不随着先进生产平版印刷缩放的类别。在603处，可形成两个裸片。一个裸片，即处于待 缩放类别中的裸片，可完全使用先进生产平版印刷形成。另一裸片，即将不随着先进生产平 版印刷缩放的裸片，完全使用现有或较老一代的平版印刷形成。使用先进生产平版印刷形 成的第一群组中的晶体管将具有太小以致不能使用现有或较老一代的平版印刷形成的特 征大小(“F”)。再次，在604处，两个裸片可彼此附接以提供混合型集成电路装置。
虽然上文描述根据本发明的一个或一个以上方面的示范性实施例，但可设计出根 据本发明的所述一个或一个以上方面的其它和进一步实施例，而不脱离本发明的范围，本 发明的范围由所附权利要求书及其等效物确定。举例来说，尽管已使用FPGA的实例，但以 上描述的范围适用于其它已知集成电路产品。因此，可基于平版印刷分出的任何集成电路 产品(其中一般来说，低密度电路形成在一个裸片上且高密度电路形成在另一裸片上)可 提供作为多裸片集成电路装置。列举步骤的权利要求并不暗示步骤的任何次序。商标是其 相应所有人的财产。
权利要求
1.一种混合型集成电路装置，其包括 第一裸片；第二裸片，其具有用于输入和输出连接性的引脚；所述第一裸片具有用于存储经由所述引脚获得的信息并用于经由所述引脚输出信息 的电路；所述第一裸片和所述第二裸片表示集成电路产品的单独部分； 所述第一裸片和所述第二裸片彼此耦合，其中所述第一裸片和所述第二裸片每一者包 含用于将所述第一裸片和所述第二裸片彼此耦合以实现其间的电连通的互连； 所述第一裸片与用于形成第一特征大小的第一平版印刷相关联； 所述第二裸片与用于形成第二特征大小的第二平版印刷相关联； 所述第二裸片的所述第二特征大小大于所述第一裸片的所述第一特征大小；且 所述第二裸片不具有拥有所述第一特征大小的电路。
2.根据权利要求1所述的混合型集成电路装置，其中所述第一裸片包括可编程逻辑和 内部随机存取存储器；且其中所述第二裸片包括输入/输出电路。
3.根据权利要求1所述的混合型集成电路装置，其中所述第一裸片与所述第二裸片经 由微结合彼此耦合；且其中所述第一裸片包含用于耦合到互连衬底的倒装芯片接口。
4.根据权利要求1所述的混合型集成电路装置，其中所述第一裸片与所述第二裸片经 由微结合彼此耦合；且其中所述第一裸片的上表面区域的一部分暴露以即使在所述第一裸片与所述第二裸 片彼此耦合之后也可线结合到所述部分。
5.根据权利要求4所述的混合型集成电路装置，其中所述第一裸片与所述第二裸片组 合提供可编程逻辑装置。
6.一种用于形成混合型集成电路装置的方法，其包括将集成电路设计的组件关联到成本类别中，所述成本类别至少部分根据用于形成所述 组件的最小平版印刷尺寸而分出；将所述集成电路解析为至少两个组件群组，所述至少两个组件群组中的第一群组由于 使用比所述至少两个组件群组中的第二群组还小的平版印刷特征而与较高制造成本相关 联；使用大于或等于第一最小尺寸平版印刷针对所述第一群组形成第一裸片，且使用大于 或等于第二最小尺寸平版印刷针对所述第二群组形成第二裸片，所述第一最小尺寸平版印 刷具有比所述第二最小尺寸平版印刷小的特征大小；所述第一裸片具有所述第一最小尺寸平版印刷作为用于形成所述第一群组的最小平 版印刷；所述第二裸片具有所述第二最小尺寸平版印刷作为用于形成所述第二群组的最小平 版印刷；且所述第一裸片和所述第二裸片每一者经形成以包含用于将所述第一裸片与所述第二 裸片彼此耦合以提供所述混合型集成电路装置的电路。
7.根据权利要求6所述的方法，其中所述第一最小尺寸平版印刷比所述第二最小尺寸 平版印刷小近似25%到75%。
8.根据权利要求6所述的方法，其中所述第一最小尺寸平版印刷是χ射线平版印刷；且其中所述第二最小尺寸平版印刷是光刻。
9.根据权利要求6所述的方法，其中所述第一最小尺寸平版印刷是直接写入平版印 刷；且其中所述第二最小尺寸平版印刷是光刻。
10.根据权利要求6所述的方法，其中所述第一最小尺寸平版印刷是直接写入平版印 刷；且其中所述第二最小尺寸平版印刷是χ射线平版印刷。
全文摘要
描述混合型集成电路装置(400)的形成。获得针对集成电路(100)的设计且响应于组件大小而将所述集成电路(100)其分为至少两个部分。至少部分使用第一最小尺寸平版印刷针对所述混合型集成电路装置(400)的第一部分形成第一裸片(200)。至少部分使用第二最小尺寸平版印刷针对所述装置的第二部分形成第二裸片(300)，其中所述第二裸片(300)具有所述第二最小尺寸平版印刷作为用于形成所述第二裸片(300)的最小平版印刷。所述第一裸片(200)和所述第二裸片(300)分别经由其耦合互连而彼此附接以提供所述混合型集成电路装置(400)。
文档编号H03K19/177GK102037649SQ200880121739
公开日2011年4月27日 申请日期2008年10月21日 优先权日2007年12月20日
发明者史考特·S·南斯, 史蒂芬·P·杨, 柏纳德·J·纽, 派翠克·J·克罗提, 詹姆士·卡普 申请人:吉林克斯公司