专利名称：一种抗地弹效应的输出电路的制作方法
技术领域：
本发明涉及半导体集成电路，具体涉及一种用于数字电路的具有抗地弹 效应的输出电路。
背景技术：
半导体集成电路内部的电源线和地线并非理想的电源和地。这是因为半 导体集成电路的电源线网络和地线网络的分布以及半导体集成电路的封装， 引入了很多寄生电参数(包括寄生电感、电容、电阻等)，特别是寄生电感的 引入，给半导体集成电路内部带来了严重的信号完整性问题。半导体集成电 路内部电源与地线之间存在退耦合电容，电路板上的电源和封装管壳电源之 间存在封装电感，封装管壳电源和半导体集成电路内部电源之间存在片上寄 生电感，电路板上的地线和封装管壳地线之间存在封装电感，封装管壳线地 和半导体集成电路内部地线之间存在片上寄生电感。 一般来说封装电感远大
于片上寄生电感，对于不同的封装形式，其封装电感也是有差别的，如对于
DIP封装(双列直插式封装)，其单个管脚的封装电感为2-18nH;对于PGA 封装(插针网格阵列封装)，其单个管脚的封装电感为4-6nH;而对于表帖封 装，其单个管脚的封装电感为1-12nH。
当半导体集成电路的电源线和地线中有较大的瞬态电流变化，这一瞬态 电流经过封装电感产生交流电压降，将造成半导体集成电路内部电源和地线 电压与电路板上的电源和地线电压不同。这一现象叫做地弹效应，此效应在 电源和地线中引入了地弹噪声。因为输出电路(包括输入输出电路的输出部 分)在工作时往往产生较大的瞬态电流变化，所以输出电路工作时引入的地 弹效应是半导体集成电路地弹噪声的最主要的来源。图1是包含了寄生电感 (主要是封装电感)的输出电路的电路图。图中将封装电感和片上寄生电感合为一个寄生电感，L5为电源线上的寄生电感、L6为地线上的寄生电感；MP1 和丽l为输出管，为了驱动较大的负载，输出管一般都有着很大的宽长比； 预驱动电路是输出管的控制电路。当输出电路的输出发生变化时，有较大的 瞬态电流流过寄生电感，将产生地弹效应。以输出由高电平变化为低电平为 例，此时输出管MP1关断，MN1开启，在状态变换过程中产生电流/":
》ydW2，
这里K-w"C/i:)， ^为电子迁移率，C似为单位面积的栅电容，『/Z为 NM1的宽长比，F^为NM1的栅源电压，Fr为NMl的阈值电压。该电流流 过寄生电感L6，产生地弹噪声Fm
必
" g必
若半导体集成电路中有n个输出电流同时发生此类状态变化，产生地弹噪声 r"可表示为
必
由此可知地弹噪声fw与电流变化率*成正比。因为电流变化率会在"# a
为上升时间)时最大，所以在此时会产生最大地弹噪声
其中^ = &.廳-^ ， &,簡为NM1的栅极电压。
地弹效应大大减弱了输出电路性能，因为地弹效应使地线电压升高、电 源线电压降低，在电路工作的过程中使输出管的栅源电压减小，从而使驱动 电流按平方率减小。更为严重的是，当输出电路驱动TTL电路时，由于地线 电压的升高和电源线电压的降低，使输出电路输出的低电平信号和高电平信 号达不到TTL电平的要求，从而产生逻辑错误。
为克服地弹效应，可以对输出电路进行改进。图2为现有的一种带有抗 地弹效应能力的输出电路，其中晶体管MP2的宽长比小于晶体管MP3，晶 体管MN2的宽长比小于晶体管MN3。此电路的抗地弹效应原理是当输出 信号由低电平向高电平转换时，MN2、 MN3关断，MP2先开启，经过两个 反相器延迟后MP3再开启，由于地弹噪声K"与电流变化率成正比，MP2开启后先有一小电流对输出节点上拉，之后MP3幵启再有一大电流对输出节点 上拉，虽然电路延迟有一定的损失，但却大大减少了上拉电流的变化率；当 输出信号由高电平向低电平转换时，MP2、 MP3关断，MN2先开启，经过两 个反相器延迟后MN3再开启，同样由于地弹噪声Fh与电流变化率成正比， MN2开启后先有一小电流对输出节点下拉，之后MN3开启再有一大电流对 输出节点下拉，大大减少了下拉电流的变化率。但此电路依然有比较大的缺 点首先是当输出电平发生转换时，PMOS输出晶体管和NMOS输出晶体管 在一定时间内将同时开启，这不仅造成较大的电流变化率，导致较大的地弹 噪声，也将产生较大的功耗；其次由于将输出晶体管一分为二， 一个先导通 后另一个再导通，这将使输出电路的性能下降，导致较大的延迟。
发明内容
本发明的目的是提供一种新的具有抗地弹效应的输出电路，该电路除了 具有较强的抗地弹能力之外，还可以相对减少电路的延迟和功耗，尤其在深 亚微米工艺条件下，具有更好的性能。
为达到以上目的，本发明是采取如下技术方案予以实现的 一种抗地弹效应的输出电路，包括连接预驱动电路上节点(G)的第一
PM0S晶体管、连接预驱动电路下节点的第一醒OS晶体管，第一PMOS晶体管 通过反相器与第二 PM0S晶体管连接；第一 丽0S晶体管通过反相器与第二 NMOS晶体管连接，其特征在于，所述第一PMOS晶体管的体区、第二PM0S晶 体管的体区分别连接有PM0S阈值电压调整电路；所述第-一 丽0S晶体管的体 区、第二顧OS晶体管的体区分别连接有NMOS阈值电压调整电路，当预驱动 电路上、下节点由低电平转换为高电平时，PM0S阈值电压调整电路(105) 和NM0S阈值电压调整电路(106)使第一、第二 PMOS晶体管的阈值电压减小， 第一、第二麵OS晶体管的阈值电压增大；当预驱动电路上、下节点由高电平 转换为低电平时，PMOS阈值电压调整电路(105)和醒OS阈值电压调整电路 (106)使第一、第二PMOS晶体管的阈值电压增大，第一、第二應OS晶体管 的阈值电压减小，实现输出电路的抗地弹效应，并减小功耗和延迟。上述方案中，所述PMOS阈值电压调整电路包括第三PMOS晶体管，其源 极连接被调整PMOS晶体管的源极；该第三PM0S晶体管的漏极连接被调整 PMOS晶体管的体区，并通过第一电容连接被调整PM0S晶体管的栅极；该第 三PM0S晶体管的栅极通过第一反相器连接被调整PMOS晶体管的栅极。
所述NM0S阈值电压调整电路包括第三醒OS晶体管，其源极连接被调整 NM0S晶体管的源极；该第三NM0S晶体管的漏极连接被调整醒OS晶体管的体 区，并通过第二电容连接被调整應OS晶体管的栅极；该第三NMOS晶体管的 栅极通过第二反相器连接被调整NM0S晶体管的栅极。
本发明的输出电路与现有技术相比，其优点是，由于使用了醒OS阈值电 压调整电路和PMOS阈值电压调整电路，当输出节点E的电平由高变低时，第一 PMOS晶体管的阈值电压上升、第一躍OS晶体管的阈值电压下降；当输出节点E 的电平由低变高时，第一PMOS晶体管的阈值电压下降、第一NMOS晶体管的阈 值电压上升。这样就提高了输出电路的抗地弹能力，同时减小了输出节点的 电平转换时间，加快了输出电路的工作速度。
图l是包含了寄生电感的输出电路的示意图。 图2是现有的一种带有抗地弹效应的输出电路结构图。 图3是本发明提出的抗地弹效应的输出电路结构图。 图4是图3的一个具体实施例，其中包括了 PMOS和NMOS阈值电压 调整电路的具体原理图。
具体实施例方式
以下结合附图及具体实施例对本发明作进一步的详细描述。 本发明所提出的抗地弹效应的输出电路如图3所示，包括连接预驱动电路 上节点G的PM0S晶体管101、连接预驱动电路下节点F的應0S晶体管103， PM0S 晶体管101通过两个反相器与PM0S晶体管102连接；NM0S晶体管103通过两个 反相器与雨0S晶体管104连接。PM0S晶体管101的体区、PMOS晶体管102的体区
6分别连接有PM0S阈值电压调整电路105;丽0S晶体管103的体区、NMOS晶体管 104的体区分别连接有NM0S阈值电压调整电路106，当预驱动电路上、下节点F、 G由低电平转换为高电平时，PM0S阈值电压调整电路105使PM0S晶体管101、102 的阈值电压减小，醒OS阈值电压调整电路106使丽OS晶体管103、 104的阈值电 压增大；当丽OS晶体管的阈值电压上升，由公式
rw)2(《=W/jC。"r/z)"， w"为电子迁移率，(附在为丽OS晶体管的
宽长比)，可知，NM0S晶体管103、 104在转换过程中的下拉电流将下降，使之 很快截止，这样即减小了转换过程中的电流变化率，又减小了转换过程中的 功耗。当PMOS晶体管阈值电压下降时，由公式
/p二l(^—^)2(尺="/:。,，/化，"p为空穴迁移率，(附4为PM0S晶体管的 宽长比)，可知，输出节点E的上拉电流力增大，这将减小输出电路的上拉延 迟，提高输出电路的性能。
同理，当预驱动电路上、下节点F、 G由低电平转换为高电平时，NMOS 阈值电压调整电路106使NMOS晶体管103、 104的阈值电压下降，PMOS 阈值电压调整电路105使PMOS晶体管101、 102的阈值电压上升。当PMOS 晶体管101、 102的阈值电压上升，PMOS晶体管在转换过程中的上拉电流将 下降，使之很快截止，这样即减小了转换过程中的电流变化率，又减小了转 换过程中的功耗。当NMOS晶体管103、 104的阈值电压下降时，输出节点 E的下拉电流增大，这将减小输出电路的下拉延迟，提高输出电路的性能。
PM0S阈值电压调整电路105与丽0S阈值电压调整电路106具体可参见图4。
如图4所示，以被调整PM0S晶体管101为例来说明PM0S阈值电压调整电路 105的工作原理(在被调整PM0S晶体管102上的工作原理是一样的)
l.当节点G的电平由低电平转换为高电平时，PM0S晶体管101关断，由于
电容203两端的电压不能突变，节点A的电压被抬高至VDD以上，PMOS晶体管的 体源电压F幼- 大于O。根据体效应原理可知，PMOS晶体管的阈值电 压和其体源电压的关系为&f《。掘(其中p,' ，为体阈值因子；^为
"义
PMOS晶体管的体源电压；^为^-0时的阈值电压；^为衬底半导体材料的 费米势；^为Si的介电常数；i^为衬底掺杂浓度；C^为单位面积的栅氧电
容)
由此可知，Ftp大于Ft^， PMOS阈值电压增大。之后经过反相器201的反 相作用，节点B的电压下降，晶体管202开启，将节点A的电平拉至VDD，从而 在PMOS晶体管101关断时避免过大的亚阈值泄漏电流。
2.当节点G的电平由高电平转换为低电平时，PM0S晶体管101开启，经过 反相器201的反相作用节点B的电压上升，晶体管203关断，节点A悬浮。由于 电容203两端的电压不能突变，节点A的电压被下拉至VDD以下，PMOS晶体管的
体源电压r幼小于O。根据体效应原理可知，此时，F7y小于P^。， PMOS阈值电
压减小，由公式
/p二l(j^-^)2(i^ c。J『/化，t^为空穴迁移率，(附4为PM0S晶体管的 宽长比)可知，PMOS的上拉电流/p增大。
对于應0S阈值电压调整电路106，以被调整丽OS晶体管103为例来说明其 工作原理(在被调整應OS晶体管104上的工作原理是一样的)
L当节点F的电平由高电平转换为低电平时，麗0S晶体管103关断，由于 电容303两端的电压不能突变，节点C的电压被下拉至零电平，NMOS晶体管的 源体电压F朋(KrKs)大于O。根据体效应原理可知，NMOS晶体管的阈值电压 和其源体电压的关系为
^ = K訓十"VI羊I + -)( 。为4=0时的阈值电压)
由此可知，r^大于r7柳，NMOS阈值电压增大。之后经过反相器301的反
相作用，节点D的电压上升，晶体管302开启，将节点C拉至零电平，从而在NMOS
晶体管103关断时避免过大的亚阈值泄漏电流。
2.当节点F的电平由低电平转换为高电平时，NM0S晶体管103开启，经过
反相器301的反相作用，节点D的电压上升，晶体管302关断，节点C悬浮。由
于电容303两端的电压不能突变，节点C的电压被上拉至零电平，讓OS晶体管的源体电压F朋小于O。根据体效应原理可知，此时，r，小于^w，丽0S阈值 电压减小，由公式
/^1(^- )2(k^"c。i，/a, ^为电子迁移率，(附4为丽os晶体管的 宽长比)可知，丽os的下拉电流/"增大。
如图4所示实施例电路，当输出信号Dout由高电平向低电平转换时，连接 预驱动的上、下节点G、 F的电压由低电平转向高电平，此时PMOS晶体管lOl 关断，经过上一路两个反相器延迟后，PM0S晶体管102关断；同时丽OS晶体管 103开启，经过下一路两个反相器延迟后，丽0S晶体管104开启，这在一定程 度上减小了地线上的地弹效应。由以上对PM0S阈值电压调整电路105和醒0S 阈值电压调整电路106的分析可知，由于电容203、 303两端的电压不能突变， 使PMOS晶体管lOl、 102的阈值电压增大，从而减小了电流的变化率，进一步 减小了地弹噪声，减小了功耗；NM0S晶体管103、 104的阈值电压减小，从而
减小了输出电路的延迟。
当输出信号Dout由低电平向高电平转换时，节点G、 F的电压由高电平转 向低电平，此时PM0S晶体管101开启，经过上一路两个反相器延迟后，PMOS 晶体管102开启；同时丽0S晶体管103关断，经过下一路两个反相器延迟后， 丽0S晶体管104关断，这在一定程度上减小了电源线上的地弹效应。由以上对 PM0S阈值电压调整电路105和醒0S阈值电压调整电路106的分析可知，由于电 容203、 303两端的电压不能突变，使腿0S晶体管103、 104的阈值电压增大， 从而减小了电流的变化率，进一步减小了地弹噪声，减小了功耗；PMOS晶体 管IOI、 102的阈值电压减小，从而减小了输出电路的延迟。
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权利要求
1. 一种抗地弹效应的输出电路，包括连接预驱动电路上节点(G)的第一PMOS晶体管(101)、连接预驱动电路下节点(F)的第一NMOS晶体管(103)，第一PMOS晶体管(101)通过反相器与第二PMOS晶体管(102)连接；第一NMOS晶体管(103)通过反相器与第二NMOS晶体管(104)连接，其特征在于，所述第一PMOS晶体管(101)的体区、第二PMOS晶体管(102)的体区分别连接有PMOS阈值电压调整电路(105)；所述第一NMOS晶体管(103)的体区、第二NMOS晶体管(104)的体区分别连接有NMOS阈值电压调整电路(106)；PMOS阈值电压调整电路(105)和NMOS阈值电压调整电路(106)在预驱动电路上、下节点(F)、(G)由低电平转换为高电平时，使第一、第二PMOS晶体管(101)、(102)的阈值电压减小，第一、第二NMOS晶体管(103)、(104)的阈值电压增大；在预驱动电路上、下节点(F)、(G)由高电平转换为低电平时，使第一、第二PMOS晶体管(101)、(102)的阈值电压增大，第一、第二NMOS晶体管(103)、(104)的阈值电压减小，从而实现输出电路的抗地弹效应，并减小功耗和延迟。
2. 如权利要求1所述的抗地弹效应的输出电路，其特征在于，所述PMOS 阈值电压调整电路(105)包括第三PMOS晶体管(202)，其源极连接被调整 PMOS晶体管的源极；该第三PMOS晶体管(202)的漏极连接被调整PMOS晶体 管的体区，并通过第一电容(203)连接被调整PMOS晶体管的栅极；该第三 PMOS晶体管(202)的栅极通过第一反相器(201)连接被调整PMOS晶体管的 栅极。
3. 如权利要求1所述的抗地弹效应的输出电路，其特征在于，所述丽OS 阈值电压调整电路(106)包括第三丽OS晶体管(302)，其源极连接被调整 丽OS晶体管的源极；该第三丽OS晶体管(302)的漏极连接被调整丽OS晶体 管的体区，并通过第二电容(303)连接被调整NMOS晶体管的栅极；该第三 丽OS晶体管(302)的栅极通过第二反相器(301)连接被调整歷OS晶体管的 栅极。
全文摘要
本发明公开了一种具有抗地弹效应的输出电路，其特征在于，使用PMOS阈值电压调整电路(105)调整PMOS输出晶体管(101)、(102)的阈值电压，使用NMOS阈值电压调整电路(106)调整NMOS输出晶体管(103)、(104)的阈值电压。输出电路的输出由高电平向低电平转换时，PMOS输出晶体管(101)、(102)的阈值电压增大，NMOS输出晶体管(103)、(104)的阈值电压减小，从而减小下拉电路的变化率，减小地线上的地弹效应，并降低功耗和下拉延迟；输出电路的输出由低电平向高电平转换时，PMOS输出晶体管(101)、(102)的阈值电压减小，NMOS输出晶体管(103)、(104)的阈值电压增大，从而减小上拉电路的变化率，减小电压线上的地弹效应，并降低功耗和上拉延迟。
文档编号H03K19/0185GK101488743SQ200910021080
公开日2009年7月22日 申请日期2009年2月10日 优先权日2009年2月10日
发明者刘文平, 吴龙胜, 威 唐, 强 苏 申请人:中国航天时代电子公司第七七一研究所