专利名称：：混合电压共容式输入/输出缓冲器及其输出缓冲电路的制作方法
技术领域：
：本发明是有关于一种缓冲电路，且特别是有关于一种半导体集成电路中的混合电压共容式输入/输出缓冲器。
背景技术：
：以目前技术而言，集成电路(IC)已可用来同时执行多种不同类型的工作，而且通过将许多电路封装于芯片或是将不同用途的电路整合于一个元件中的作法，更可因此增加IC整体的能力；不过，虽然IC整体的能力可因此增加，但不同的电路其操作电压亦不相同。举例而言，系统中的内存是使用3.3V的操作电压，且与5V操作电压的电路采用同一个总线；或者，在另一个例子中，输出电压为5V的芯片被利用来驱动另一个需1.8V或3.3V电源电压的芯片。因此，混合电压式输入/输出(I/O)缓冲器便成为不同电压准位的信号沟通的必要接口。然而，一般具输出级电路的混合电压式I/0緩冲器通常仅可以用来传输有限的电压准位信号，若是欲以其作为传输高电压(如2XVDD)准位信号或是传输低电压(如0.5XVDD)准位信号的接口，则其输出级电路会受到如栅极氧化层过度应力、热载子劣化和非预期的漏电流等问题。如此一来，半导体元件会产生元件可靠度的问题。
发明内容本发明的一目的在于提供一种输出缓冲电路，借以解决其传输不同电压时可能影响元件可靠度的问题。本发明的另一目的在于提供一种混合电压式输入/输出缓冲器，借以提高半导体元件的可靠度及其使用周期。依据本发明一实施例，提出一种输出缓冲电路，其包括一高压侦测电路、一动态栅极偏压产生电路、一输出级电路以及一焊垫电压侦测电路。高压侦测电路是用以侦测一电压源，并根据电压源产生一第一判断信号和一第二判断信号以及一第一偏压和一第二偏压。动态栅极偏压产生电路是由第一偏压和第二偏压所控制，并接收第一判断信号和第二判断信号，以根据第一判断信号和第二判断信号将逻辑控制信号转换为相对应的栅极偏压。输出级电路包含多个堆叠连接的晶体管，而堆叠连接的晶体管是由栅极偏压所控制，且输出级电路用以输出一输出信号，而输出信号具有相对应于一输出入焊垫的电压准位。焊垫电压侦测电路是用以侦测输出入焊垫的电压，并提供一焊垫电压侦测信号至输出级电路，以调整被输出至输出入焊垫的输出信号。依据本发明另一实施例，提出一种混合电压式输入/输出缓冲器，其包括一输出缓冲电路以及一输入缓冲电路，其中输出缓冲电路是用以在一传输模式下缓冲由一核心电路传至一输出入焊垫的信号，而输入缓冲电路则是用以在一接收模式下缓冲由输出入焊垫传至核心电路的信号。输出缓冲电路还包含一高压侦测电路、一动态栅极偏压产生电路以及一输出级电路。高压侦测电路是用以侦测一电压源，并根据电压源产生一第一判断信号和一第二判断信号以及一第一偏压和一第二偏压。动态栅极偏压产生电路由第一偏压和第二偏压所控制，并接收第一判断信号和第二判断信号，以根据第一判断信号和第二判断信号将逻辑控制信号转换为相对应的栅极偏压。输出级电路包含多个堆叠连接的晶体管，而堆叠连接的晶体管是由栅极偏压所控制，且输出级电路用以输出一输出信号，而输出信号具有相对应于输出入焊垫的电压准位。依据本发明又一实施例，提出一种输出缓冲电路，其包括一高压侦测电路、一动态栅极偏压产生电路、一输出级电路、一栅极追踪电路以及一浮动N型井电路。高压侦测电路是用以侦测一电压源，并根据电压源产生一第一判断信号和一第二判断信号以及一第一偏压和一第二偏压。动态栅极偏压产生电路由第一偏压和第二偏压所控制，并接收第一判断信号和第二判断信号，以根据第一判断信号和第二判断信号将逻辑控制信号转换为相对应的栅极偏压。输出级电路包含多个堆叠连接的P型晶体管，而堆叠连接的P型晶体管是由栅极偏压所控制，且输出级电路用以输出一输出信号，而输出信号具有相对应于一输出入焊垫的电压准位。栅极追踪电路是用以追踪输出入焊垫的电压，并根据输出入焊垫的电压提供栅极电压予输出级电路。浮动N型井电路是用以提供N型井电压予堆叠连接的P型晶体管中至少一个的N型井以与栅极追踪电路中的P型晶体管中至少一个的N型井。依据本发明再一实施例，提出一种混合电压式输入/输出缓冲器，其包括一输出缓冲电路以及一输入缓冲电路，其中输出缓冲电路是用以在一传输模式下缓冲由一核心电路传至一输出入焊垫的信号，而输入缓冲电路则是用以在一接收模式下缓冲由输出入焊垫传至核心电路的信号。输出缓冲电路还包含一高压侦测电路、一动态栅极偏压产生电路、一输出级电路、一栅极追踪电路、一浮动N型井电路以及一焊垫电压侦测电路。高压侦测电路是用以侦测一电压源，并根据电压源产生一第一判断信号和一第二判断信号以及一第一偏压和一第二偏压。动态栅极偏压产生电路由第一偏压和第二偏压所控制，并接收第一判断信号和第二判断信号，以根据第一判断信号和第二判断信号将逻辑控制信号转换为相对应的栅极偏压。输出级电路包含多个堆叠连接的P型晶体管，而堆叠连接的P型晶体管是由栅极偏压所控制，且输出级电路用以输出一输出信号，而输出信号具有相对应于输出入焊垫的电压准位。栅极追踪电路是用以追踪输出入焊垫的电压，并根据输出入焊垫的电压提供栅极电压予输出级电路。浮动N型井电路是用以提供N型井电压予堆叠连接的P型晶体管中至少一个的N型井以与栅极追踪电路中的P型晶体管中至少一个的N型井。焊垫电压侦测电路则是用以侦测输出入焊垫的电压，并调整被输出至输出入焊垫的输出信号。应用前述技术不仅可解决栅极氧化层过度应力、热载子劣化和非预期的漏电流等问题，更可有效降低芯片的制作成本，以及接收和传输大范围的电压信号。为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的说明如下图1是绘示依照本发明一实施例的混合电压式输入/输出(I/O)缓冲器的方块示意图；图2是依照本发明的实施例绘示一种如图1所示的混合电压式1/0缓冲器的电路示意图3是依照本发明的实施例绘示一种如图2所示的高压侦测电路的电路示意图；图4是依照本发明的实施例绘示一种如图2所示的动态栅极偏压产生电路的电路示意图；图5是依照本发明的实施例绘示一种如图2所示的焊垫电压侦测电路的电路示意图；图6是依照本发明的实施例绘示一种如图2所示的浮动N型井电路的电路示意图。主要元件符号说明100、100a:混合电压式I/O缓冲器101、101a:输出级电路102、102a:输入级电路103、103a:前置驱动电路104、104a:高压侦测电路105、105a:动态栅极偏压产生电路106、106a:焊垫电压侦测电路107、107a:栅极追踪电路108、108a:浮动N型井电路110:I/O焊垫112、114:核心电路150:输出缓冲电路160:输入缓冲电路301:次二倍电压源侦测电路302:低功率偏压电路303:次三倍电压源侦测电路401:电压源侦测准位转换器402:动态侦测转换器403:过度电性应力保护电路404:次三倍电压源电压准位转换器405:次二倍电压源电压准位转换器具体实施例方式图1是绘示依照本发明一实施例的混合电压式输入/输出(I/O)缓冲器的方块示意图。如图所示，混合电压式1/0缓冲器IOO包括输出缓冲电路150以及输入缓冲电路160，且其是通过具高电压准位的两电压源VDD和VDDIO来进行操作，其中VDD为1.8V，而VDDIO则可为5.0/3.3/1.8/1.2/0.9V。输出缓冲电路150是用以在一传输模式下，对由核心电路112传送至输出入(I/O)焊垫110的信号进行缓冲，而相对应于逻辑1或0且具所需电压准位的数字信号便可因此输出至I/0焊垫110。另一方面，输入缓冲电路160包括输入级电路102，并用以在一接收模式下，对由1/0焊垫110传送至另一核心电路114的信号进行缓冲，而相对应于逻辑1或0且具所需电压准位的数字信号便可因此输入至核心电路114。其中，接收来自1/o焊垫110的信号的核心电路114，可与传送信号至1/o焊垫iio的核心电路112相同或不同。如图1所示，输出缓冲电路150包括前置驱动电路103、高压侦测电路104、动态栅极偏压产生电路105、焊垫电压侦测电路106、输出级电路101、栅极追踪电路107以及浮动N型井电路108。前置驱动电路103为一数字逻辑电路，用以输出逻辑控制信号UP和DN，并决定混合电压式I/O缓冲器100是操作于传输模式或接收模式下。高压侦测电路104侦测电压源VDDIO，并根据VDDIO产生两判断信号(即VL_3和VL_5)以及两偏压(即VB和Vbias)。动态栅极偏压产生电路105是由偏压VB和Vbias所控制，并接收判断信号VL_3和VL_5，借此根据判断信号VL_3和VL_5将逻辑控制信号UP和DN转换为相对应的栅极偏压(如Vmpl、Vmp2、Vmp3、Vmn2)予输出级电路101。焊垫电压侦测电路106是用以侦测1/0焊垫110的电压，并提供一焊垫电压侦测信号Vmnl予输出级电路101，以调整被传送至I/O焊垫110的输出信号(或称输出电压)。输出级电路101包含多个堆叠连接的P型晶体管以及多个堆叠连接的N型晶体管，并由栅极偏压Vmpl、Vmp2、Vmp3和Vmn2所控制，且借此输出具有相对应于I/O焊垫110的电压准位的输出信号。栅极追踪电路107是用以追踪1/0焊垫110的电压，并根据1/0焊垫110的电压提供栅极电压予输出级电路101。浮动N型井电路108则是提供N型井电压予输出级电路101中堆叠连接的P型晶体管其中至少一个的N型井，同时亦提供N型井电压予栅极追踪电路107中的P型晶体管其中至少一个的N型井。如此一来，动态栅极偏压产生电路105和焊垫电压侦测电路106，两者均可提供适当的栅极电压予输出级电路101，使得输出级电路101可因此免于可靠度的问题。此外，输出级电路101中可能发生的栅极氧化层过度应力和非预期的漏电流等问题，亦可利用栅极追踪电路107和浮动N型井电路108来解决。图2是依照本发明的实施例绘示一种如图1所示的混合电压式1/0缓冲器的电路示意图。如图所示，输出缓冲电路中的前置驱动电路103a、栅极追踪电路107a和输出级电路101a，以及输入缓冲电路中的输入级电路102a，其详细的电路均绘示于图2中。前置驱动电路103a控制混合电压式I/O缓冲器100a的操作模式，并接收致能信号OE和输出信号Dout。此外，前置驱动电路103a中包括反相器INV1、NAND逻辑门NAND1以及NOR逻辑门N0R1，其中逻辑门NAND1接收致能信号OE和输出信号Dout，并因而输出逻辑控制信号UP，而逻辑门N0R1则是接收输出信号Dout并经由INV1接收致能信号OE，而因此输出逻辑控制信号DN。若是致能信号OE为逻辑1的话，则混合电压式I/O缓冲器100a会操作在传输模式下；此时，I/O焊垫110会输出与输出信号Dout具相同逻辑的信号。相反地，若是致能信号OE为逻辑0的话，则混合电压式I/O缓冲器100a会操作在接收模式下；此时，输入端Din会传送与I/O焊垫110具相同逻辑的信号。表(一)<table>tableseeoriginaldocumentpage12</column></row><table>表(一)是绘示前置驱动电路103a中两输入(OE和Dout)以及两输出(UP和DN)的真值表(TruthTable)。如表(一)所示，当OE为逻辑0(如0V)时，此时不论Dout为何，UP均为逻辑1(如3.3V)且DN均为逻辑0，使得输出级电路101a关闭，而混合电压式I/O缓冲器100a则是操作在接收模式下。反之，当0E为逻辑1时，UP和DN则均为Dout的相反逻辑，且会馈入动态栅极偏压产生电路105中，使动态栅极偏压产生电路105提供相对应的栅极偏压予输出级电路101a，并使得混合电压式1/0缓冲器100a操作在传输模式下。输出级电路101a包括三个逐一堆叠连接的PMOS晶体管(MP1、MP2、MP3)以及三个逐一堆叠连接的NMOS晶体管(MN1、MN2、MN3)，其中I/O焊垫110是与晶体管MP3和MN1的漏极相互耦接。晶体管MP1、MP2、MP3、丽1和丽3的栅极电压，是由动态栅极偏压产生电路105和焊垫电压侦测电路106所控制，借以防止可靠度问题产生。此外，晶体管MP3在接收模式下更由栅极追踪电路107a以及浮动N型井电路108所控制，借以避免漏电流的问题。通过上述堆叠连接的上拉(pull-up)PMOS晶体管以及堆叠连接的下拉(pu11-down)NMOS晶体管的共同操作，VDDIO可顺利地切换为5.0/3.3/1.8/1.2/0.9V，并因此改变I/O焊垫110的电压准位。栅极追踪电路107a是根据电压信号Vmplx、动态栅极偏压产生电路105所产生的栅极偏压、焊垫电压侦测电路106所提供的焊垫电压侦测信号Vmnl以及1/0焊垫110的电压，来进行相对应的开启或关闭。在传输模式下，若是传输逻辑1且VDDIO为5.0/3.3V的话，则Vmplx端的电压为5.0/3.3V，Vmp2端的电压为3.3/1.8V，Vmnl端的电压为3.3/1.8V，而晶体管MP8的栅极电压则是经由晶体管MP4、MP5和MP6充电至5.0/3.3V，借以防止栅极追踪电路107a在传输模式下导通，并使得Vmp3端的电压能避免受I/O焊垫110电压的影响。另一方面，在接收模式下，若是经I/O焊垫110输入的信号具有5.0/3.3V电压准位的话，则Vmnl端的电压为3.3/1.8V，且晶体管MP7会导通，使得晶体管MP3的栅极电压准位会与经1/0焊垫110的输入信号相同，而晶体管MP7不会有栅极过压的情形，如此可防止晶体管MP3有漏电流的问题产生。此外，在接收模式下，若是1/0焊垫110上的输入信号具有1.8/1.2/0.9/0V电压准位的话，则Vmnl端的电压会是1.8V，且晶体管MP7会导通，使得晶体管MP8的栅极电压为1.8V，且晶体管MP8因此关闭。对输入级电路102a而言，其是在I/O缓冲器100a操作在接收模式时，将自1/0焊垫110所传来的输入信号传送至核心电路，并将逻辑1转换为1.8V。当1/0焊垫110接收具5.0/3.3V电压准位的信号时，节点Vil的电压会经由晶体管丽12和丽13拉降至约1.4V，如此一来，晶体管MN14便不会有可靠度的问题产生。此外，晶体管MPll可因此将输入信号为逻辑1时的电压拉升至VDD(或1.8V)。当经由1/0焊垫110传送的输入信号为逻辑1(0.9/1.2/1.8/3.3/5.0V)，且经由晶体管MP9和丽14所组成的反相器时，节点Vi2为0V，且晶体管MP11会导通而将节点Vil的电压拉升至VDD(或1.8V)，使得由晶体管MP9和MN14所组成的反相器不会产生漏电流。另一方面，当I/O缓冲器100a操作在传输模式时，0E端为1.8V，使得晶体管MP8和丽15关闭，同时亦使晶体管MP10导通，节点Vi2充电至1.8V而关闭晶体管MP11，以避免输入级电路102a在传输模式下产生漏电流。图3是依照本发明的实施例绘示一种如图2所示的高压侦测电路的电路示意图。高压侦测电路104a包括低功率偏压电路302以及两次电压侦测电路(亦即，次二倍电压源侦测电路301以及次三倍电压源侦测电路303)，其中次二倍电压源侦测电路301是侦测电压源VDDIO是否为第一次电压(如3.3V)，并输出判断信号VL_3至动态栅极偏压产生电路105，而次三倍电压源侦测电路303则是侦测电压源VDDIO是否为第二次电压(如5.0V)，并输出判断信号VL_5至动态栅极偏压产生电路105。低功率偏压电路302是根据电压源VDDI0产生两偏压Vbias和VB，并包括一闭回路电路，且此闭回路电路主要是由晶体管MN110、MN111、MN112、MP110、MP111和MP112所组成，其中上述闭回路电路中的晶体管均是操作在次临界(sub-threshold)区，且其静态电流是降至最低，亦不需任何启始电路的辅助。此外，低功率偏压电路302、次二倍电压源侦测电路301以及次三倍电压源侦测电路303的详细电路如图3所示。以下是叙述高压侦测电路104a相对应于电压源VDDI0(5.0/3.3/1.8/1.2/0.9V)的操作情形。表(二)是绘示VDDI0及其相对应的Vbias、VL_5和VL_3的值。当VDDI0为5.0V时，对于次三倍电压源侦测电路303而言，晶体管MP106、丽105和丽104会导通，使得丽107导通而将VL_5端的信号或电压拉降至0V，且晶体管丽106会因此关闭。此时，节点VD的电压(即晶体管MP107的栅极电压)约为2.2V，使得晶体管MP107关闭。此外，对于次二倍电压源侦测电路301而言，晶体管丽102会导通而将VL_3端的信号或电压拉降至0V，且晶体管丽103会因此关闭。此时，节点VC的电压(即晶体管MPIOI的栅极电压)约为3.3V，使得晶体管MP101关闭，且不会有任何栅极过压的问题。表(二)<table>tableseeoriginaldocumentpage13</column></row><table>当VDDI0为3.3V时，对于次三倍电压源侦测电路303而言，晶体管MP106会关闭，晶体管MP104和MP107会导通而将VL_5端的电压拉升至VDD(即1.8V)，使得晶体管MN106导通，而晶体管丽107关闭。此外，对于次二倍电压源侦测电路301而言，晶体管丽102会导通而将VL—3端的电压拉降至0V，且丽103会因此关闭。此时，节点VC的电压(即晶体管MP101的栅极电压)约为3.3V，使得晶体管MP101关闭。当VDDIO为1.8/1.2/0.9V时，对于次三倍电压源侦测电路303而言，晶体管MP106会关闭，且晶体管MP104和MP107会导通而将VL—5端的电压拉升至VDD(即1.8V)。接着，晶体管丽106会导通，且晶体管丽107关闭。此外，对于次二倍电压源侦测电路301而言，晶体管MP102和MP101会导通，而将VL_3端的电压拉升至VDD(即1.8V)，使得晶体管MN102关闭。因此，当VDDIO为5.0/3.3/1.8/1.2/0.9V时，高压侦测电路104a可借此输出具相对应电压0/1.8/1.8/1.8/1.8V的判断信号VL_5以及具相对应电压0/0/1.8/1.8/1.8V的判断信号VL—3。图4是依照本发明的实施例绘示一种如图2所示的动态栅极偏压产生电路的电路示意图。动态栅极偏压产生电路105a包括电压源侦测准位转换器401、动态侦测转换器402、过度电性应力(electricaloverstress，EOS)保护电路403、次三倍电压源电压准位转换器404以及次二倍电压源电压准位转换器405。动态栅极偏压产生电路105a会提供适当的栅极电压(即Vmpl、Vmp2、Vmp3、Vmn2)予输出级电路101a，以防止晶体管MP1、MP2、MP3和丽3产生可靠度的问题。动态侦测转换器402是由偏压Vbias所控制，并根据VL_3端以及VDDIO的电压，将逻辑控制信号DN转换为栅极偏压V咖2，以对晶体管丽3进行偏压(如图2所示)。过度电性应力保护电路403是防止动态栅极偏压产生电路105a接收1/0焊垫所传来的高电压。电压源侦测准位转换器401是由偏压VB所控制，并接收判断信号VL_5，以产生相对应于电压源VDDIO的一转换电压VDDIO_VLC(VDDIO_VLC亦指次三倍电压源电压准位转换器404、次二倍电压源电压准位转换器405和电压源侦测准位转换器401相互耦接之处)。次三倍电压源电压准位转换器404是接收转换电压VDDIO_VLC，并根据转换电压VDDIO_VLC，将逻辑控制信号UP的电压准位转换为相对应的次电压准位；此外，次三倍电压源电压准位转换器404亦会产生互补电压信号(即Vmpl和Vmplx)。次二倍电压源电压准位转换器405则是接收转换电压VDDIO_VLC，并根据转换电压VDDIO_VLC，将逻辑控制信号UP的电压准位转换为另一个相对应的次电压准位。表(三)是绘示动态栅极偏压产生电路相对应于不同的致能信号OE、电压源VDDIO、逻辑控制信号UP以及判断信号VL—5和VL—3所产生的栅极偏压。请参照表(三)以及图2。在传输模式下(0E=1.8V)，当混合电压式I/0缓冲器100a传输逻辑0时(UP=1.8V)，Vmpl的电压与VDDIO相同，使得晶体管MP1关闭；亦即，当VDDIO为0.9/1.2/1.8/3.3/5.OV时，Vmpl的电压亦为0.9/1.2/1.8/3.3/5.0V。此时，Vmp3为1.8V，Vmp2为1.8/1.8/1.8/1.8/3.3V，使得晶体管MP2和MP3关闭，而同时亦可因此避免输出级电路101a中产生热载子效应(hot-carriereffect)。表(三)<table>tableseeoriginaldocumentpage15</column></row><table>另一方面，当混合电压式I/O缓冲器100a传输逻辑1时(UP=OV)，若是VDDIO为0.9/1.2/1.8/3.3/5.OV的话，则Vmpl的电压为0/0/0/1.8/3.3V，使得晶体管MP1导通，而不会产生栅极过压的问题。同样地，Vmp2和Vmp3为0/0/0/1.8/3.3V，使得晶体管MP2和MP3导通，而不会产生栅极过压的问题。此外，当VDDIO为0.9/1.2V时，Vmn2是偏压在0.9/1.2V，借以降低堆叠连接的NMOS晶体管丽l、丽2和丽3的驱动能力，使得输出级电路101a可输出具工作周期(dutycycle)将近50%的信号。在接收模式下(OE=OV)，Vmpl、Vmp2和Vmp3的电压与混合电压式I/O缓冲器100a传输逻辑0时的电压相同，使得所有充电路径均关闭。值得注意的是，当I/O焊垫110接收具电压准位5.0/3.3V的信号时，Vmp3端会由栅极追踪电路107a所充电，并拉升为5.0/3.3V，借以避免晶体管MP3导通而产生漏电流。此外，电压源侦测准位转换器401、动态侦测转换器402、过度电性应力保护电路403、次三倍电压源电压准位转换器404以及次二倍电压源电压准位转换器405的详细电路如图4所示。电压源侦测准位转换器401是用以产生随电压源VDDIO变化的转换电压VDDIO_VLC。当电压源VDDIO为5.OV时，晶体管MP206和MP211会导通，使得VDDIO_VLC充电至3.3V(约等于VB-VTH_MN214)。因此，晶体管MP208导通而晶体管MP207关闭，以避免漏电情形发生。当电压源VDDIO为0.9/1.2/1.8/3.3V时，VL_5端为1.8V，且晶体管MN216导通而将晶体管MP207的栅极电压拉降为0V，如此使得晶体管MP207导通，且VDDIO_VLC因此充电至VDD(即1.8V)。动态侦测转换器402是根据电压源VDDI0，提供栅极偏压Vmn2予输出级电路101a中的晶体管丽3，借以调整当VDDIO小于1.8V时，因输出级电路101a中堆叠连接的PMOS晶体管，其栅极和源极间的电压差(Ves)縮小所造成工作周期失真的问题。当混合电压式I/0缓冲器100a操作于传输模式下，且VDDIO为5.0/3.3V时，晶体管MP605会导通而关闭晶体管MP601。同时，晶体管MP604会导通，且Vmn2端会经由晶体管MP603和MP604充电至VDD(或1.8V)。另一方面，当VDDIO为0.9/1.2/1.8V时，Vmn2端会经由晶体管MP601、MP602和MP603充电至VDDIO，以减少输出级电路101a中堆叠连接的PMOS晶体管和NMOS晶体管，其栅极和源极间的电压差(Ves)的差距。如此的话，由输出级电路101a所输出的输出信号，其工作周期便可因此接近50%。对过度电性应力保护电路403而言，当混合电压式1/0缓冲器100a操作于传输模式且VDDIO为5.0V，0E端的电压为1.8V时，VL_5端的电压为OV，且经由逻辑门N0R1以及晶体管丽7、MP7、丽8和丽6操作后，会使得晶体管MP5的栅极电压(即Vgatel)和晶体管MP4的栅极电压(即Vgate2)变为UP的反相逻辑UP，且晶体管MP4和MP5会因此导通而不会有栅极过压的问题，借以提供具5.03.3V适当电压准位的栅极偏压Vmp3，予输出级电路101a中的晶体管MP3。此时，栅极偏压Vmp3的值是由节点Vmp3jni来决定。当混合电压式I/O缓冲器100a操作于传输模式，且VDDIO为3.3/1.8/1.2/0.9V，OE端的电压为1.8V时，VL—5端的电压亦为1.8V，且Vgatel和Vgate2端的电压会是OV，使得晶体管MP4和MP5导通，以提供具1.8OV适当电压准位的栅极偏压Vmp3予输出级电路101a中的晶体管MP3。此外，当混合电压式I/O缓冲器100a操作于接收模式，且OE端的电压为OV时，晶体管MN7andMP7会因此关闭，使得Vgatel和Vgate2端的电压是由I/O焊垫110上的电压来决定。当1/0焊垫110上的电压为5.0/3.3V时，Vmnl端的电压为3.3/2V，且Vmp3端的电压会因栅极追踪电路107a的操作而拉升为5.0/3.3V。接着，晶体管MP6会导通，而将Vgatel端充电至5.0/3.3V，且晶体管MP5会因此关闭，以防止I/O焊垫110上的高电压进入。此时，Vgate2端会经由晶体管MN6拉降至3.3/2V，且晶体管MP4会关闭以避免栅极过压。另一方面，当1/0焊垫110上的电压为0/0.9/1.2/1.8V时，Vgatel和Vgate2端的电压会充(放)电至0/0.9/1.2/1.8V，使得晶体管MP4和MP5会导通，且输出级电路101a中的晶体管MP3可正常接收1.8V的电压。次三倍电压源电压准位转换器404是将UP端的逻辑1(1.8V电压准位)转换为5.0/3.3/1.8/1.2/0.9V，并将UP端的逻辑O(OV电压准位)转换为3.3/1.8/0/0/0V。当VDDIO为5.OV且UP端的电压为OV时，VDDIO_VLC端的电压为3.3V，且VL_5和VL_3端的电压为0V，使得晶体管MN310和MN308会关闭，而Vmpl端则是会经由晶体管MP305、MP307、MN313和MP303进行放电，使得晶体管MP302导通，将Vmplx端充电至5.0V。此时，晶体管MP309的栅极电压为1.8V，而Vmpl端则是经由晶体管MN301和MP309放电至3.3V。另一方面，当UP端的电压为1.8V时，晶体管MP308的栅极电压(即VLC2端)为OV，此时Vmpl端会充电至5.0V，而Vmplx端则是会放电至3.3V。当VDDIO为3.3V且UP端的电压为OV时，VDDIO_VLC端的电压为1.8V，而VL_3端的电压为OV，使得晶体管MN308关闭，且Vmpl端经由晶体管MN311、MN309、MN314、MN313和MP303进行放电，使得晶体管MP302导通，将Vmplx端充电至3.3V。此时，晶体管MP309的栅极电压为0V，且Vmpl端的电压会经由晶体管MN301和MP309拉升为1.8V。同样地，当UP端的电压为3.3V时，Vmpl端会充电至3.3V，而Vmplx端则是会放电至1.8V。当VDDIO为1.8/1.2/0.9V且UP端的电压为OV时，VDDIO_VLC端的电压为1.8V，而Vmpl端会经由晶体管MN311、MN309、MN314、MN307、MN305和MN303放电至0V，使得晶体管MP302导通，将Vmplx端充电至1.8/1.2/0.9V。同样地，当UP端的电压为1.8V时，Vmplx端会放电至OV，而Vmpl端则是会充电至1.8/1.2/0.9V。此时，晶体管MP309的栅极电压为1.8V，并因此关闭，使得节点Vlowj处于浮接的状态，借以避免漏电的情形。次二倍电压源电压准位转换器405是将UP端的逻辑1(1.8V电压准位)转换为3.3/1.8/1.8/1.8/1.8V，并将UP端的逻辑0(0V电压准位)转换为1.8/1.8/0/0/0V。当VDDIO为5.OV且UP端的电压为OV时，UP_VL端的电压为1.8V，且晶体管MN205会因VL_5端的电压为OV而关闭。此外，节点Vmp3会经由晶体管MP204、MN210和MN212进行放电，使得晶体管MP201导通。此时，节点Vmp3」ni以及节点VLC2(即晶体管MP203的漏极与晶体管丽209的漏极连接处)，会因VDDIOJLC端的电压为3.3V，而经由晶体管丽201充电至3.3V，且晶体管丽202会导通而将节点Vmp3(即晶体管丽202的源极与晶体管MP204的源极连接处)拉升为1.8V。同时，晶体管MP209的栅极电压为1.8V，节点VLC2(即晶体管MP204的漏极与晶体管丽210的漏极连接处)会经由晶体管丽212和丽210拉降至0V，Vmp2端则是会经由晶体管MP209充电至3.3V，而不会有栅极过压的问题。相反地，当UP端的电压为1.8V时，UP_VL端的电压为OV，节点Vmp3_ini会放电至1.8V，节点Vmp3_和VLC2—会充电至3.3V，Vmp2端会充电至3.3V，而节点VLC2则是会放电至0V。当VDDIO为3.3V时，无论UP端的电压为何，UP_VL端的电压均为OV，而若是VL_5端的电压为1.8V的话，节点Vmp3会经由晶体管MN204、MN206和MN208放电至0V，使得晶体管MP201导通。此时，节点Vmp3」ni会经由晶体管MP201充电至1.8V，Vmp2端会因VDDIO_VLC端的电压为1.8V，而经由晶体管MP209充电至1.8V，且晶体管MP210会因VL_5的电压为1.8V而关闭，以避免漏电流产生。当VDDIO为1.8/1.2/0.9V时，UP端的电压为0V，UP_VL端的电压为1.8V，且节点Vmp3」ni会经由晶体管MN203、MN205和MN207放电至0V，使得晶体管MP202导通。此时，节点Vmp3是经由晶体管MP202充电至1.8V，Vmp2端会因VDDIO_VLC端的电压为1.8V，而经由晶体管丽213拉降至0V。同样地，当UP端的电压为1.8V时，UPJL端的电压为OV，节点Vmp3是放电至OV，节点Vmp3jni会经由晶体管MP201充电至1.8V，Vmp2端会经由晶体管MP209充电至1.8V，而晶体管MP210则是会因VL_5的电压为1.8V而关闭，以避免漏电流17产生。图5是依照本发明的实施例绘示一种如图2所示的焊垫电压侦测电路的电路示意图。焊垫电压侦测电路106a用以侦测1/0焊垫110的电压，并借此选择欲传送至1/0焊垫110的输出信号(或输出电压)，而其详细的电路如图5所示。表(四)<table>tableseeoriginaldocumentpage18</column></row><table>表(四)是绘示1/0焊垫电压以及Vmnl端相对应于1/0焊垫的电压。当I/O焊垫电压为5.OV时，节点Vx的电压约为4.2V，且Vmnl端会经由晶体管MP404和MN401充电至3.3V(—Vx—VtMN4()1)，以避免输出级电路101a中晶体管MN1的栅极过压。此时，节点Vy的电压约为3.3V，使得晶体管MP403导通，而晶体管MP406关闭，以避免晶体管MP406产生漏电流。当1/0焊垫电压为3.3/1.8/1.2/0.9V时，节点Vy的电压低于1.8V，且Vmnl端会经由晶体管MP406充电至1.8V。另外，当1/0焊垫电压为0V时，节点Vy是经由晶体管MP401和MP402进行放电，借以避免栅极过压。此时，Vmnl端会经由晶体管MP406充电至1.8V。图6是依照本发明的实施例绘示一种如图2所示的浮动N型井电路的电路示意图。参照图2和图6，浮动N型井电路108a是控制输出级电路10la中晶体管MP3的N型井电压以与栅极追踪电路107a中的晶体管MP5和MP8，因而避免当晶体管中的寄生二极管(如？+川型井二极管)导通时产生漏电流，并借此防止在输出级电路101a中产生基底效应(bodyeffect)。此外，浮动N型井电路的详细电路如图6所示。当I/O缓冲器100a操作于传输模式下，并传送具电压准位0.9/1.2/1.8V的信号时，Vmp3端的电压为0V，使得晶体管MP5导通，且Vnwell端的电压会与I/O焊垫电压相同，因此晶体管MP3的N型井电压会与其本身的源极和汲极电压相同。如此一来，晶体管MP3便不会有基底效应，且其驱动能力亦可因此而提升。此时，晶体管MP506的栅极电压约为1.8V，并因此关闭，以避免漏电流产生。当I/O缓冲器100a操作而传输逻辑0时，Vmnl端和Vmp3端均为1.8V，且晶体管MP501和MP502关闭，使得Vnwell端的电压会经由晶体管MP5Q6、MP505和MP504充电至VDD(或1.8V)。当1/0焊垫的电压为5.0/3.3V时，Vmnl端的电压为3.3/1.8V，且晶体管MP502和MP503导通，使得Vnwell端的电压会经由晶体管MP502充电至5.0/3.3V。此时，晶体管MP504会关闭，使得输出级电路101a中晶体管MP3的寄生二极管无法导通，因而有效地避免漏电流的产生。当1/0缓冲器100a操作于接收模式下，且I/0焊垫110的电压为0/0.9/1.2/1.8V时，Vmnl端和Vmp3端均为1.8V，且晶体管MP501和MP503关闭，使得Vnwell端的电压会经由晶体管MP506、MP505和MP504充电至VDD(或1.8V)。虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技术的人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当以权利要求书所界定的范围为准。权利要求一种输出缓冲电路，其特征在于，包含一高压侦测电路，用以侦测一电压源，并根据该电压源产生一第一判断信号和一第二判断信号以及一第一偏压和一第二偏压；一动态栅极偏压产生电路，由该第一偏压和该第二偏压所控制，并接收该第一判断信号和该第二判断信号，以根据该第一判断信号和该第二判断信号将逻辑控制信号转换为相对应的栅极偏压；一输出级电路，包含多个堆叠连接的晶体管，该些堆叠连接的晶体管是由该些栅极偏压所控制，该输出级电路用以输出一输出信号，该输出信号具有相对应于一输出入焊垫的电压准位；以及一焊垫电压侦测电路，用以侦测该输出入焊垫的电压，并提供一焊垫电压侦测信号至该输出级电路，以调整被输出至该输出入焊垫的该输出信号。2.根据权利要求1所述的输出缓冲电路，其特征在于，该高压侦测电路还包含一第一次电压侦测电路，用以侦测该电压源是否为一第一次电压，并输出该第一判断信号至该动态栅极偏压产生电路；以及一第二次电压侦测电路，用以侦测该电压源是否为一第二次电压，并输出该第二判断信号至该动态栅极偏压产生电路。3.根据权利要求1所述的输出缓冲电路，其特征在于，该高压侦测电路还包含一低功率偏压电路，包含一闭回路电路，该闭回路电路是由启动时操作在次临界区的多个晶体管所组成。4.根据权利要求1所述的输出缓冲电路，其特征在于，该动态栅极偏压产生电路还包含一动态侦测转换器，由该第一偏压所控制，并用以根据该第一判断信号及该电压源，将该些逻辑控制信号中的一个转换为该些栅极偏压中的一第一栅极偏压予该输出级电路。5.根据权利要求1所述的输出缓冲电路，其特征在于，该动态栅极偏压产生电路还包含一过度电性应力保护电路，用以防止该动态栅极偏压产生电路接收该输出入焊垫的一高电压。6.根据权利要求1所述的输出缓冲电路，其特征在于，该动态栅极偏压产生电路还包含一电压源侦测准位转换器，由该第二偏压所控制，并接收该第二判断信号以产生相对应于该电压源的一转换电压。7.根据权利要求6所述的输出缓冲电路，其特征在于，该动态栅极偏压产生电路还包含一第一次电压准位转换器，接收该转换电压，并用以根据该转换电压，将该些逻辑控制信号中的一第一逻辑控制信号的电压准位转换为一第一次电压准位；以及一第二次电压准位转换器，接收该转换电压，并用以根据该转换电压，将该第一逻辑控制信号的电压准位转换为一第二次电压准位，且产生互补电压信号。8.根据权利要求1所述的输出缓冲电路，其特征在于，该输出级电路中的该些堆叠连接的晶体管包含三个逐一堆叠连接的P型晶体管以及三个逐一堆叠连接的N型晶体管。9.根据权利要求1所述的输出缓冲电路，其特征在于，还包含一浮动N型井电路，用以提供N型井电压予该输出级电路中的该些堆叠连接的晶体管中的至少一个的N型井。10.根据权利要求1所述的输出缓冲电路，其特征在于，还包含一栅极追踪电路，用以追踪该输出入焊垫的电压，并根据该输出入焊垫的电压控制该输出级电路中的该些堆叠连接的晶体管的至少其中的一个。11.一种混合电压式输入/输出缓冲器，其特征在于，包含一输出缓冲电路，用以在一传输模式下缓冲由一核心电路传至一输出入焊垫的信号，该输出缓冲电路包含；一高压侦测电路，用以侦测一电压源，并根据该电压源产生一第一判断信号和一第二判断信号以及一第一偏压和一第二偏压；一动态栅极偏压产生电路，由该第一偏压和该第二偏压所控制，并接收该第一判断信号和该第二判断信号，以根据该第一判断信号和该第二判断信号将逻辑控制信号转换为相对应的栅极偏压；以及一输出级电路，包含多个堆叠连接的晶体管，该些堆叠连接的晶体管是由该些栅极偏压所控制，该输出级电路用以输出一输出信号，该输出信号具有相对应于该输出入焊垫的电压准位；以及一输入缓冲电路，用以在一接收模式下缓冲由该输出入焊垫传至该核心电路的信号。12.根据权利要求11所述的混合电压式输入/输出缓冲器，其特征在于，还包含一焊垫电压侦测电路，用以侦测该输出入焊垫的电压，并调整被输出至该输出入焊垫的该输出信号。13.根据权利要求ll所述的混合电压式输入/输出缓冲器，其特征在于，该高压侦测电路还包含一第一次电压侦测电路，用以侦测该电压源是否为一第一次电压，并输出该第一判断信号至该动态栅极偏压产生电路；以及一第二次电压侦测电路，用以侦测该电压源是否为一第二次电压，并输出该第二判断信号至该动态栅极偏压产生电路。14.根据权利要求13所述的混合电压式输入/输出缓冲器，其特征在于，该高压侦测电路还包含一低功率偏压电路，包含一闭回路电路，该闭回路电路是由启动时操作在次临界区的多个晶体管所组成。15.根据权利要求ll所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生电路还包含一动态侦测转换器，由该第一偏压所控制，并用以根据该第一判断信号及该电压源，将该些逻辑控制信号中的一个转换为该些栅极偏压中的一第一栅极偏压予该输出级电路。16.根据权利要求15所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生电路还包含一过度电性应力保护电路，用以防止该动态栅极偏压产生电路接收该输出入焊垫的一高电压。17.根据权利要求16所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生电路还包含一电压源侦测准位转换器，由该第二偏压所控制，并接收该第二判断信号以产生相对应于该电压源的一转换电压。18.根据权利要求17所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生电路还包含一第一次电压准位转换器，接收该转换电压，并用以根据该转换电压，将该些逻辑控制信号中的一第一逻辑控制信号的电压准位转换为一第一次电压准位；以及一第二次电压准位转换器，接收该转换电压，并用以根据该转换电压，将该第一逻辑控制信号的电压准位转换为一第二次电压准位，且产生互补电压信号。19.根据权利要求ll所述的混合电压式输入/输出缓冲器，其特征在于，该输出级电路中的该些堆叠连接的晶体管包含三个逐一堆叠连接的P型晶体管以及三个逐一堆叠连接的N型晶体管。20.—种输出缓冲电路，其特征在于，包含一高压侦测电路，用以侦测一电压源，并根据该电压源产生一第一判断信号和一第二判断信号以及一第一偏压和一第二偏压；一动态栅极偏压产生电路，由该第一偏压和该第二偏压所控制，并接收该第一判断信号和该第二判断信号，以根据该第一判断信号和该第二判断信号将逻辑控制信号转换为相对应的栅极偏压；一输出级电路，包含多个堆叠连接P型晶体管，该些堆叠连接的P型晶体管是由该些栅极偏压所控制，该输出级电路用以输出一输出信号，该输出信号具有相对应于一输出入焊垫的电压准位；一栅极追踪电路，用以追踪该输出入焊垫的电压，并根据该输出入焊垫的电压提供栅极电压予该输出级电路；以及一浮动N型井电路，用以提供N型井电压予该些堆叠连接的P型晶体管中至少一个的N型井以及该栅极追踪电路中的P型晶体管中至少一个的N型井。21.根据权利要求20所述的输出缓冲电路，其特征在于，该高压侦测电路还包含一第一次电压侦测电路，用以侦测该电压源是否为一第一次电压，并输出该第一判断信号至该动态栅极偏压产生电路；以及一第二次电压侦测电路，用以侦测该电压源是否为一第二次电压，并输出该第二判断信号至该动态栅极偏压产生电路。22.根据权利要求20所述的输出缓冲电路，其特征在于，该高压侦测电路还包含一低功率偏压电路，包含一闭回路电路，该闭回路电路系由操作在次临界区的多个晶体管所组成，该低功率偏压电路用以根据该电压源产生该第一偏压和该第二偏压。23.根据权利要求20所述的输出缓冲电路，其特征在于，该动态栅极偏压产生电路还包含一动态侦测转换器，由该第一偏压所控制，并用以根据该第一判断信号及该电压源，将该些逻辑控制信号中的一个转换为该些栅极偏压中的一第一栅极偏压予该输出级电路。24.根据权利要求20所述的输出缓冲电路，其特征在于，该动态栅极偏压产生电路还包含一过度电性应力保护电路，用以防止该动态栅极偏压产生电路接收该输出入焊垫的一高电压。25.根据权利要求20所述的输出缓冲电路，其特征在于，该动态栅极偏压产生电路还包含一电压源侦测准位转换器，由该第二偏压所控制，并接收该第二判断信号以产生相对应于该电压源的一转换电压。26.根据权利要求25所述的输出缓冲电路，其特征在于，该动态栅极偏压产生电路还包含一第一次电压准位转换器，接收该转换电压，并用以根据该转换电压，将该些逻辑控制信号中的一第一逻辑控制信号的电压准位转换为一第一次电压准位；以及一第二次电压准位转换器，接收该转换电压，并用以根据该转换电压，将该第一逻辑控制信号的电压准位转换为一第二次电压准位，且产生互补电压信号。27.根据权利要求20所述的输出缓冲电路，其特征在于，还包含一焊垫电压侦测电路，用以侦测该输出入焊垫的电压，并提供一焊垫电压侦测信号至该输出级电路，以调整被输出至该输出入焊垫的该输出信号。28.根据权利要求27所述的输出缓冲电路，其特征在于，该栅极追踪电路是根据自该动态栅极偏压产生电路而来的该些栅极偏压其中的一个、该焊垫电压侦测信号以及该输出入焊垫的电压进行开启或关闭。29.根据权利要求20所述的输出缓冲电路，其特征在于，该输出级电路中的该些堆叠连接的P型晶体管包含三个逐一堆叠连接的P型晶体管。30.根据权利要求29所述的输出缓冲电路，其特征在于，该输出级电路还包含三个逐一堆叠连接的N型晶体管。31.根据权利要求20所述的输出缓冲电路，其特征在于，还包含一前置驱动电路，用以接收一致能信号而输出该些逻辑控制信号至该动态栅极偏压产生电路。32.—种混合电压式输入/输出缓冲器，其特征在于，包含一输出缓冲电路，用以在一传输模式下缓冲由一核心电路传送至一输出入焊垫的信号，该输出缓冲电路包含；一高压侦测电路，用以侦测一电压源，并根据该电压源产生一第一判断信号和一第二判断信号以及一第一偏压和一第二偏压；一动态栅极偏压产生电路，由该第一偏压和该第二偏压所控制，并接收该第一判断信号和该第二判断信号，以根据该第一判断信号和该第二判断信号将逻辑控制信号转换为相对应的栅极偏压；一输出级电路，包含多个堆叠连接的P型晶体管，该些堆叠连接的P型晶体管是由该些栅极偏压所控制，该输出级电路用以输出一输出信号，该输出信号具有相对应于该输出入焊垫的电压准位；一栅极追踪电路，用以追踪该输出入焊垫的电压，并根据该输出入焊垫的电压提供栅极电压予该输出级电路；一浮动N型井电路，用以提供N型井电压予该些堆叠连接的P型晶体管中至少一个的N型井以及该栅极追踪电路中的P型晶体管中至少一个的N型井；以及一焊垫电压侦测电路，用以侦测该输出入焊垫的电压，并调整被输出至该输出入焊垫的该输出信号；以及一输入缓冲电路，用以在一接收模式下缓冲由该输出入焊垫传送至该核心电路的信号。33.根据权利要求32所述的混合电压式输入/输出缓冲器，其特征在于，该高压侦测电路还包含一第一次电压侦测电路，用以侦测该电压源是否为一第一次电压，并输出该第一判断信号至该动态栅极偏压产生电路；以及一第二次电压侦测电路，用以侦测该电压源是否为一第二次电压，并输出该第二判断信号至该动态栅极偏压产生电路。34.根据权利要求33所述的混合电压式输入/输出缓冲器，其特征在于，该高压侦测电路还包含一低功率偏压电路，包含一闭回路电路，该闭回路电路是由操作在次临界区的多个晶体管所组成，该低功率偏压电路用以根据该电压源产生该第一偏压和该第二偏压。35.根据权利要求32所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生电路还包含一电压源侦测准位转换器，由该第二偏压所控制，并接收该第二判断信号以产生相对应于该电压源的一转换电压。36.根据权利要求35所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生电路还包含一第一次电压准位转换器，接收该转换电压，并用以根据该转换电压，将该些逻辑控制信号中的一第一逻辑控制信号的电压准位转换为一第一次电压准位；以及一第二次电压准位转换器，接收该转换电压，并用以根据该转换电压，将该第一逻辑控制信号的电压准位转换为一第二次电压准位，且产生互补电压信号。37.根据权利要求36所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生电路还包含一动态侦测转换器，由该第一偏压所控制，并用以根据该第一判断信号及该电压源，将该些逻辑控制信号中的一个转换为该些栅极偏压中的一第一栅极偏压予该输出级电路。38.根据权利要求37所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生电路还包含一过度电性应力保护电路，用以防止该动态栅极偏压产生电路接收该输出入焊垫的一高电压。39.根据权利要求36所述的混合电压式输入/输出缓冲器，其特征在于，该栅极追踪电路是根据该些互补电压信号其中的一个、自该动态栅极偏压产生电路而来的该些栅极偏压其中的一个、该焊垫电压侦测信号以及该输出入焊垫的电压进行开启或关闭。40.根据权利要求32所述的混合电压式输入/输出缓冲器，其特征在于，该输出级电路中的该些堆叠连接的P型晶体管包含三个逐一堆叠连接的P型晶体管。41.根据权利要求40所述的混合电压式输入/输出缓冲器，其特征在于，该输出级电路还包含三个逐一堆叠连接的N型晶体管。全文摘要本发明提供一种输出缓冲电路，其包括高压侦测电路、动态栅极偏压产生电路、输出级电路以及焊垫电压侦测电路。高压侦测电路是用以侦测电压源，并根据电压源产生第一和第二判断信号及第一和第二偏压。动态栅极偏压产生电路是由第一和第二偏压所控制，并接收第一和第二判断信号，以根据第一和第二判断信号将逻辑控制信号转换为相对应的栅极偏压。焊垫电压侦测电路是用以侦测输出入焊垫的电压，并提供焊垫电压侦测信号至输出级电路，以调整被输出至输出入焊垫的输出信号。此外，一种混合电压式输入/输出缓冲器亦在此揭露。文档编号H03K19/003GK101753125SQ20091011817公开日2010年6月23日申请日期2009年3月11日优先权日2008年12月9日发明者刘宜政,李宗哲,王朝钦,黄国展申请人:奇景光电股份有限公司;王朝钦