专利名称：静态拴锁器的制作方法
技术领域：
本发明是有关于一种拴锁器(Latch)，且特别是有关于一种应用于内存中的静态 拴锁器(Static Latch)。
背景技术：
参照图1，其绘示依照传统拴锁器的电路图。传统上，拴锁器1包括节点N、反相器 IV、开关PG及拴锁单元LL。反相器IV用以响应于频率信号CK产生反相频率信号CKB。开 关PG接收输入信号SIN，并响应于频率信号CK的高信号电平及反相频率信号CKB的低信 号电平，将输入信号SIN提供至节点N，以建立电压信号SV。拴锁单元LL包括驱动反相器 DI，用以响应于电压信号SV提供拴锁信号QB。拴锁单元LL还包括回授反相器FBI，用以将 拴锁信号QB反相回授(Negatively Feedback)至节点N，如此，以维持电压信号SV及拴锁 信号QB的电压电平。开关PG及驱动反相器DI均需要一段延迟时间，来提供稳定的输出信号。换言之， 在频率信号CK达到其高电平时，拴锁器1需要额外两段电路延迟时间来建立其的输出信号 (即是拴锁信号QB)。现有电路对高速频率操作(High Speed Clock-based Operation)的 需求日益增加。如此，在频率信号频率增加的情形下，频率信号的周期及其的电平维持时间 缩短，而无法让拴锁器1据以产生拴锁信号QB。
发明内容
本发明有关于一种静态拴锁器，用以拴锁一信号。本发明相关的静态拴锁器应用 一频率驱动型驱动器(Clock-based Driver)，响应于输入信号，此频率驱动型驱动器受控 于频率信号及反相频率信号来提供拴锁信号。本发明相关的静态拴锁器还应用触发电路 (Actuation Circuit)，用以与此频率驱动型驱动器一起驱动此拴锁信号。相较于传统拴锁 器，本发明相关的静态拴锁器可缩短驱动此拴锁信号所需的延迟时间(从频率信号触发的 时点到数据正确间的时点)。根据本发明的一方面，提出一种静态拴锁器，包括频率驱动型驱动器 (Clock-based Driver)、第一触发电路(Actuation Circuit)及栓锁单元(Latch Unit)。频 率驱动型驱动器包括第一节点、第二节点、驱动单元、第一及第二开关。驱动单元用以响应 于输入信号的第一电平提供第一电压至第一节点，并响应于输入信号的第二电平提供第二 电压至第二节点。第一开关用以响应于频率信号提供第一节点上的第一电压至输出节点， 使输出节点上的拴锁信号的电平与第一电压对应。第二开关用以响应于反相频率信号提供 第二节点上的第二电压至输出节点，并使拴锁信号的电平与第二电压对应。第一触发电路 用以响应于频率信号提供第二节点上的第二电压至输出节点。拴锁单元用以于频率信号为 非致能时维持拴锁信号的电平。根据本发明的另一方面，提出一种静态拴锁器，包括驱动器、第一触发电路及拴锁 单元。驱动器用以响应于输入信号的第一电平提供第一电压至第一节点，并响应于频率信号提供第一节点上的第一电压至输出节点，驱动器还响应于输入信号的第二电平提供第二 电压至第二节点，并响应于频率信号提供第二节点上的第二电压至输出节点。第一触发电 路用以响应于频率信号提供第二节点上的第二电压至输出节点。拴锁单元用以于频率信号 为非致能时维持拴锁信号的电平。
图1绘示依照传统拴锁器的电路图。图2绘示依照本发明第一实施例的静态拴锁器的电路图。图3A绘示传统拴锁器1的延迟时间模拟结果。图3B绘示本发明实施例的静态拴锁器2的延迟时间模拟结果。图4绘示依照本发明第二实施例的静态拴锁器的电路图。图5绘示依照本发明第三实施例的静态拴锁器的电路图。主要元件符号说明1 拴锁器N、ND1、ND2:节点IV、Inv:反相器PG、22b、22c、32b、32c、42b、42c 开关LL:拴锁单元DI 反相器FBI:回授反相器2、3、4:静态拴锁器22、32、42 频率驱动型驱动器22a、32a、42a 驱动单元24、34、34，、44，触发电路26、36、46 低驱动力拴锁单元NDO 输出节点T1、T2:晶体管
具体实施例方式为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合所附图式， 作详细说明如下本发明实施例相关的静态拴锁器应用一频率驱动型驱动器(Clock-based Driver)，响应于输入信号，此频率驱动型驱动器受控于频率信号及反相频率信号来提供拴 锁信号。此静态拴锁器还应用触发电路(Actuation Circuit)，与此频率驱动型驱动器一起 驱动此拴锁信号。第一实施例参照图2，其绘示依照本发明第一实施例的静态拴锁器的电路图。静态拴锁器2受 控于频率信号CLK及反相频率信号CLKB，并用以响应于输入信号SI于输出节点NDO上储存 拴锁信号SQB。举例来说，静态拴锁器2包括反相器Inv用以根据频率信号CLK产生反相频率信号CLKB。静态拴锁器2包括频率驱动型驱动器(Clock-based Driver) 22、触发电路 或触发器24及低驱动力拴锁单元(Weak latch Unit) 26。频率驱动型驱动器22、驱动电路 24及低驱动力拴锁单元26均耦接至输出节点ND0。频率驱动型驱动器22包括节点ND1、ND2、驱动单元22a、开关22b及22c。驱动单 元22a及开关22b耦接至节点NDl。驱动单元22a及开关22c耦接至节点ND2。驱动单元22a响应于输入信号SI的第一电平(例如是高信号电平)提供电压Vl 至节点ND1。举例来说，电压Vl为接地电压。驱动单元22a响应于输入信号SI的第二电平 (例如是低信号电平)提供电压V2至节点ND2。举例来说，电压V2为静态拴锁器2的具有 高电压电平的电源供应电压。举例来说，驱动单元22a包括N型金氧半(N-type Metal Oxide Semiconductor, NMOS)晶体管 Tl 及 P 型金氧半(P-type Metal Oxide Semiconductor, PM0S)晶体管 T2。 晶体管Tl包括栅极(Gate)、源极(Source)及漏极(Drain)，其分别接收输入信号Si、接收 电压Vl及耦接至节点NDl。晶体管Tl根据输入信号SI的第一电平(即是高信号电平)提 供电压Vl (即是接地电压)至节点ND1。晶体管T2包括栅极、源极及漏极，其分别接收输 入信号Si、接收电压V2及耦接至节点ND2。晶体管T2根据输入信号SI的第二电平(即是 低信号 电平)提供电压V2(即是电源供应电压)至节点ND2。由于在静态拴锁器2的操作 中，输入信号SI仅可能为高信号电平或为低信号电平其中之一，晶体管Tl及T2中仅有一 个为导通，而晶体管Tl及T2其中的另一个为关闭，使对应的节点(即是NDl或ND2)为浮 接(Floating)。开关22b响应于频率信号CLK提供节点NDl上实质上等于电压Vl的电压来驱动输 出端ND0，使得拴锁信号SQB的电平与电压Vl对应。举例来说，开关22b包括NMOS晶体管， 其之栅极、源极及漏极分别接收频率信号CLK、耦接至节点NDl及耦接至输出端ND0。开关 22b响应于频率信号CLK的高信号电平为导通，以提供节点NDl上的电压至输出节点ND0。 若此时输入信号SI为高电平，节点NDl上的电压(即是接地电压)被提供至输出端ND0，如 此拴锁信号SQB被驱动至接地电压。开关22c响应于反相频率信号CLKB提供节点ND2上实质上等于电压V2的电压来 驱动输出端ND0，使得拴锁信号SQB的电平与电压V2对应。举例来说，开关22c包括PMOS 晶体管，其之栅极、源极及漏极分别接收反相频率信号CLKB、耦接至节点ND2及耦接至输出 节点ND0。开关22c响应于反相频率信号CLKB的低电平为导通，以提供节点ND2上的电压 至输出端ND0。若此时输入信号SI为低电平，节点ND2上的电压(即是电源供应电压)被 提供至输出端ND0，如此拴锁信号SQB被驱动至此电源供应电压。由于反相频率信号CLKB是由反相器Irw根据频率信号CLK来产生，相较于频率信 号CLK的理想的反相频率信号，反相频率信号CKLB为延迟一段反相器Inv的电路延迟时 间。如此，相较于开关22b导通及提供节点NDl上的电压至输出端NDO的操作，开关22c执 行对应的操作时将延迟此段电路延迟时间。这样一来，拴锁信号SQB被充电至电压V2的所 需时间将大于拴锁信号SQB被放电至电压Vl的所需时间。更糟糕的是，开关22c由PMOS 晶体管来实现，一般PMOS晶体管相对于NMOS晶体管具有较小的电流驱动能力。如此，由于 开关22c中的PMOS晶体管缺乏电流驱动能力，拴锁信号SQB被充电至电压V2的所需时间 将被更严重地延迟。
在一个例子中，触发电路24被应用在静态拴锁器2中，触发电路24用以响应于频 率信号CLK，和开关22c —起提供节点ND2上的电压至输出端ND0。如此，拴锁信号SQB被 充电至电压V2所需的时间可有效地缩短。举例来说，触发电路24包括NMOS晶体管，其之 栅极、漏极及源极分别接收频率信号CLK、耦接至节点ND2及耦接至输出端ND0。触发电路 24中的NMOS晶体管响应于频率信号CLK的高电平为导通，以提供节点ND2上的电压至输出 端ND0。如此，驱动拴锁信号SQB至电压V2的操作将不会被延迟此段反相器Irw的电路延 迟时间，而触发电路24亦可有效地提升驱动拴锁信号SQB至电压V2的电流驱动能力。如 此，将拴锁信号SQB充电至电压V2的所需时间可有效地被缩短。 低驱动力拴锁单元26在频率信号CLK被非致能时维持拴锁信号SQB的电平。举 例来说，低驱动力拴锁单元26包括一组回授反相器(Feedback Inverter Loop)，用以维持 拴锁信号SQB的电平。在一个例子中，两个反相器被应用于此组回授反相器中，而此两个反 相器均由尺寸较小及对于拴锁信号SQB驱动能力较低的元件来实现。在一个例子中，输入信号SI例如在频率信号CLK的上升缘(Rising Edge)及反相 频率信号CLKB的下降缘(Falling Edge)之前具有稳定的高电平或稳定的低电平。如此， 节点NDl及ND2上的电压可在频率信号CLK提升至高电平之前分别被驱动至电压Vl及V2。 如此，节点NDl及ND2上的电压可在频率信号CLK提升至高电平时处于可即刻被应用来驱 动输出端NDO的电平设定完成状态。参照图3A，其绘示传统拴锁器1的延迟时间模拟结果。以相同的仿真条件(例如 是电路最差操作条件(Worse Case Circuit Condition))来对传统拴锁器1及静态拴锁器 2的操作进行模拟，以得到如图3A的模拟结果。举例来说，输入信号SIN在频率信号CK的 电平变动之前达到稳定的信号电平。时间间隔Tcq’是被定义为从频率信号CK电平变动 的时点到拴锁信号QB电平变动的时点间的时间延迟。换言之，时间间隔Tcq’指示拴锁信 号QB所需的电平变化总延迟时间。当输入信号SIN对应至高信号电平(即是对应至逻辑 值1)，间隔时间Tcq’ (即是拴锁信号QB从高信号电平转换为低信号电平的延迟时间)等 于0. 867纳秒(Nanosecond，ns)。当输入信号SIN对应至低信号电平(即是对应至逻辑值 0)，时间间隔Tcq’(即是拴锁信号QB从低信号电平转换为高信号电平的延迟时间)等于 1. 112ns。参照图3B，其绘示本发明实施例的静态拴锁器2的延迟时间模拟结果。根据相同 的电路仿真条件，时间间隔Tcq是被定义为从频率信号CLK电平变动的时点到拴锁信号SQB 电平变动的时点间的时间延迟。当输入信号SI对应至高信号电平而拴锁信号SQB对应至低 信号电平，时间间隔Tcq等于0. 346ns。当输入信号SI对应至低信号电平而拴锁信号SQB 对应至高信号电平，时间间隔Tcq等于0. 312ns。如此，根据图3A及图3B所示的结果可知，相较于传统拴锁器1，本发明实施例相 关的静态拴锁器2可有效地降低拴锁信号电平变化所需的延迟时间。此外，经由比较等于 1. 112ns的时间间隔Tcq’ (对应的拴锁器未应用触发电路的电路结构)及等于0. 312ns的 时间间隔Tcq(对应的拴锁器应用触发电路的电路结构)可知，应用触发电路24于拴锁器 中可有效地缩短拴锁信号由低信号电平转换至高信号电平所需的延迟时间。第二实施例参照图4，其绘示依照本发明第二实施例的静态拴锁器的电路图。图4所示的静态拴锁器3与图2所示的静态拴锁器2不同之处在于静态拴锁器3还包括触发电路34’，触发 电路34’包括PMOS晶体管，用以响应于反相频率信号CLKB，与开关32b —起提供节点NDl 上的电压至输出端ND0。如此，因为设置并联连接的触发电路34’及开关32b，节点NDl及 输出端NDO间的等效电阻可有效地降低。这样一来，拴锁信号SQB被放电至电压Vl所需的 时间可有效地被缩短。第三实施例参照图5，其绘示依照本发明第三实施例的静态拴锁器的电路图。图5所示的静 态拴锁器4与图4所示的静态拴锁器3不同之处在于静态拴锁器4仅包括与触发电路34’ 具有实质上相同的电路连接关系及功能的触发电路44，触发电路44用以响应于反相频率 信号CLKB，和开关42b —起提供节点NDl上的电压至输出端ND0。在静态拴锁器4中省略 与静态拴锁器2及3中的触发电路24及34对应的触发电路。由于设置并联连接的触发电 路44，及开关42b，节点NDl及输出端NDO间的等效电阻可有效地被降低。这样一来，拴锁 信号SQB被电至电压Vl所需的时间亦可有效地被缩短。根据以上的叙述，本发明上述实施例的静态拴锁器包括频率驱动型驱动器，用以 受 控于频率信号及反相频率信号，根据输入信号驱动拴锁信号。本发明相关的静态拴锁器 还应用触发电路，用以与此频率驱动型驱动器一起驱动此拴锁信号。如此，相较于传统拴锁 器，本发明上述实施例的静态拴锁器可有效地缩短驱动此拴锁信号从起始电压至终止电压 所需的延迟时间。综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本 发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更 动与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定的为准。
权利要求
一种静态拴锁器，其特征在于，包括一频率驱动型驱动器，其中一第一节点及一第二节点；一驱动单元，用以响应于一输入信号的一第一电平提供一第一电压至该第一节点，并响应于该输入信号的一第二电平提供一第二电压至该第二节点；一第一开关，用以响应于一频率信号提供该第一节点上的该第一电压至一输出节点，使该输出节点上的一拴锁信号的一电平与该第一电压对应；及一第二开关，用以响应于一反相频率信号提供该第二节点上的该第二电压至该输出节点，并使该拴锁信号的该电平与该第二电压对应；一第一触发电路，用以响应于该频率信号提供该第二节点上的该第二电压至该输出节点；以及一拴锁单元，用以于该频率信号为非致能时维持该拴锁信号的电平。
2.如权利要求1所述的静态拴锁器，其特征在于，还包括一第二触发电路，用以响应于该反相频率信号提供该第一节点上的该第一电压至该输 出节点。
3.如权利要求1和2所述的静态拴锁器，其特征在于，该第二触发电路包括一晶体管，包括栅极、第一端及第二端，分别接收该反相频率信 号、接收该第一电压及耦接至该输出节点；该第一触发电路包括一晶体管，包括栅极、第一端及第二端，分别接收该频率信号，接 收该第二电压及耦接至该输出节点。
4.如权利要求1所述的静态拴锁器，其特征在于，该驱动单元包括一第一晶体管，包括栅极、第一端及第二端，分别接收该输入信号、接收该第一电压及 耦接至该第一节点；及一第二晶体管，包括栅极、第一端及第二端，分别接收该输入信号、接收该第二电压及 耦接至该第二节点。
5.如权利要求1所述的静态拴锁器，其特征在于，该第一开关包括一晶体管，包括栅极、第一端及第二端，分别接收该频率信号、耦接至 该第一节点及耦接至该输出节点；该第二开关包括一晶体管，包括间极栅极、第一端及第二端，分别接收该反相频率信 号、耦接至该第二节点及耦接至该输出节点。
6.如权利要求1所述的静态拴锁器，其特征在于，该拴锁单元包括 一组回授反相器，用以维持该拴锁信号的电平。
7.一静态拴锁器，其特征在于，包括一驱动器，用以响应于一输入信号的一第一电平提供一第一电压至该第一节点，并响 应于一频率信号提供该第一节点上的该第一电压至一输出节点，该驱动器还响应于该输入 信号的一第二电平提供一第二电压至该第二节点，并响应于一频率信号提供该第二节点上 的该第二电压至该输出节点；一第一触发电路，用以响应于该频率信号提供该第二节点上的该第二电压至该输出节 点；以及一拴锁单元，用以于该频率信号为非致能时维持该拴锁信号的电平。
8.如权利要求7所述的静态拴锁器，其特征在于，该驱动器包括 一第一节点及一第二节点；一驱动单元，用以响应于该输入信号的一第一电平提供该第一电压至该第一节点，并 响应于该输入信号的一第二电平提供该第二电压至该第二节点；一第一开关，用以响应于该频率信号提供该第一节点上的该第一电压至该输出端，使 该输出端上的该拴锁信号的一电平与该第一电压对应；及一第二开关，用以响应于该反相频率信号提供该第二节点上的该第二电压至该输出 端，使该输出端上的该拴锁信号的该电平与该第二电压对应。
9.如权利要求8所述的静态拴锁器，其特征在于，还包括一第二触发电路，用以响应于该反相频率信号提供该第一节点上的该第一电压至该输 出节点。
10.如权利要求7和9所述的静态拴锁器，其特征在于，该第一触发电路包括一晶体管，包括栅极、第一端及第二端，分别接收该频率信号，接 收该第二电压及耦接至该输出节点；该第二触发电路包括一晶体管，包括栅极、第一端及第二端，分别接收该反相频率信 号、接收该第一电压及耦接至该输出节点。
11.如权利要求8所述的静态拴锁器，其特征在于，该驱动单元包括一第一晶体管，包括栅极、第一端及第二端，分别接收该输入信号、接收该第一电压及 耦接至该第一节点；及一第二晶体管，包括栅极、第一端及第二端，分别接收该输入信号、接收该第二电压及 耦接至该第二节点。
12.如权利要求8所述的静态拴锁器，其特征在于，该第一开关包括一晶体管，包括栅极、第一端及第二端，分别接收该频率信号、耦接至 该第一节点及耦接至该输出节点；该第二开关包括一晶体管，包括栅极、第一端及第二端，分别接收该反相频率信号、耦 接至该第二节点及耦接至该输出节点。
13.如权利要求7所述的静态拴锁器，其特征在于，该拴锁单元包括 一反相器，用以维持该拴锁信号的电平。
全文摘要
本发明公开一种静态拴锁器，包括频率驱动型驱动器(Clock-based Driver)、触发电路(Actuation Circuit)及拴锁单元(Latch Unit)。频率驱动型驱动器包括第一及第二节点、驱动单元、第一及第二开关。驱动单元响应于输入信号的第一及第二电平分别提供第一电压至第一节点及提供第二电压至第二节点。第一及第二开关分别响应于频率信号提供第一节点上的电压至输出节点及响应于反相频率信号提供第二节点上的电压至输出节点。触发电路响应于频率信号提供第二节点上的电压至输出节点。拴锁单元用以于频率信号为非致能时维持拴锁信号的电平。
文档编号H03K3/037GK101989849SQ20091016601
公开日2011年3月23日 申请日期2009年8月7日 优先权日2009年8月7日
发明者林永丰 申请人:旺宏电子股份有限公司