专利名称：一种占空比检测电路的制作方法
技术领域：
本发 明涉及信号检测技术，具体地，涉及一种占空比检测电路。
背景技术：
在脉冲(如方波)信号中，高电平信号占整个信号周期的百分比，称为占空比；占 空比的变化范围为0-100%，可以区分信号的很多不同含义。因此，在控制系统中，通过改变同一信号的占空比实现不同控制功能的应用越来 越广泛，例如，常用的脉冲宽度调制(即PWM)，就是通过改变PWM信号的占空比，来实现脉冲 宽度的控制；与此同时，如何检测及判别信号的占空比变化也变得尤为重要。在现有技术的占空比检测电路中，通常需要外加同步时钟，并且，一旦检测的同步 时钟确定了，也就意味着决定了要测量信号的频率不能有太大的偏差，否则就会影响到占 空比检测的精度。综上所述，在实现本发明的过程中，发明人发现现有技术中至少存在以下缺陷(1)检测精度低需要外加同步时钟，元件数量的增加，难免影响检测结果的可靠 性；(2)频率范围窄当外加的同步时钟确定时，要测量信号的频率的范围就很有限， 不能有太大的偏差，以免影响到占空比检测的精度；(3)成本高外加同步时钟，难免增加元件成本。
发明内容
本发明的目的在于，针对上述问题，提出一种占空比检测电路，以实现检测精度 高、频率范围宽和成本低的优点。为实现上述目的，本发明采用的技术方案是一种占空比检测电路，包括倍频单 元、占空比检测单元与输出锁存器，其中所述倍频单元的待检测占空比信号输入端与占空 比检测单元的待检测占空比信号输入端连接，第一时钟输出端与占空比检测单元的时钟信 号输入端连接，第二时钟信号输出端与输出锁存器的时钟信号输入端连接；所述占空比检 测单元的待检测占空比信号输出端与输出锁存器的锁存信号输入端连接，所述输出锁存器 的锁存信号输出端用于输出锁存结果。进一步地，还包括防抖控制单元；所述防抖控制单元的时钟输入端与倍频单元的 第二时钟输出端连接，防抖信号输入端与占空比检测单元的待检测占空比信号输出端连 接，防抖信号输出端与输出锁存器的锁存信号输入端连接。进一步地，所述倍频单元包括鉴相/鉴频器、电荷泵、低通滤波器、压控振荡器、以 及分频反馈及时序控制模块，其中所述鉴相/鉴频器、电荷泵、低通滤波器、以及压控振荡 器顺序串接，所述分频反馈及时序控制模块串接在压控振荡器的振荡信号输出端与鉴相/ 鉴频器的待检测占空比信号输入端之间。进一步地，所述占空比检测单元包括具有相同结构的多个占空比检测子单元；在所述多个占空比检测子单元中，每个占空比检测子单元的待检测占空比信号输入端与倍频单元的待检测占空比信号输入端连接，时钟信号输入端与倍频单元的第一时钟信号输出端 连接，待检测占空比信号输出端与输出锁存器的锁存信号输入端或防抖控制单元的防抖信 号输入端连接。本发明的占空比检测电路，针对目前没有专门待检测占空比信号占空比变化的电 路而设计，可以单独使用或者嵌入其它电路使用；输入信号Fin的占空比变化可以用来进 行状态控制，例如，可以将占空比的范围划分为几个区间1-10%、11-60%、61-90%、以及 91-99%，并利用占空比信号处于不同区间可以控制电路工作在不同的状态。这种控制方法 仅需一条控制信号就可以区分多种状态，简单实用，有利于节约资源；而且，占空比信号还 可以同时作为电路中的其它信号使用，例如，占空比信号可以作为PWM调制信号使用。具体地，采用倍频单元、占空比检测单元、以及输出锁存器，可以提高倍频单元锁 定速度，缩短占空比检测时间，且可任意设定占空比检测值；进一步采用防抖控制单元，可 以避免被检测占空比的波动对输出结果的影响；进而可以迅速精确地判断输入信号Fin的 占空比变化，并给出正确的检测结果(检测精度为士 1%)，用于状态控制。本发明各实施例的占空比检测电路，由于包括倍频单元、占空比检测单元与输出 锁存器，其中倍频单元的待检测占空比信号输入端与占空比检测单元的待检测占空比信 号输入端连接，第一时钟输出端与占空比检测单元的时钟信号输入端连接，第二时钟信号 输出端与输出锁存器的时钟信号输入端连接；占空比检测单元的待检测占空比信号输出端 与输出锁存器的锁存信号输入端连接，输出锁存器的锁存信号输出端用于输出锁存结果； 可以在不外增同步时钟的情况下，检测输入信号占空比的变化，并根据设定的占空比值给 出检测结果；从而可以克服现有技术中检测精度低、频率范围窄和成本高的缺陷，以实现检 测精度高、频率范围宽和成本低的优点。本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变 得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明 书、权利要求书、以及附图中所特别指出的结构来实现和获得。下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实 施例一起用于解释本发明，并不构成对本发明的限制。在附图中图Ia为根据本发明占空比检测电路的原理框图一；图Ib为根据本发明占空比检测电路的原理框图二 ；图Ic为根据本发明占空比检测电路的原理框图三；图2为根据本发明占空比检测电路中倍频单元的原理框图；图3a为根据本发明占空比检测电路中鉴相/鉴频器(即PFD)的电路原理图；图3b为根据本发明占空比检测电路中电荷泵(即CP)的电路原理图；图3c为根据本发明占空比检测电路中低通滤波器(即LPF)的电路原理图；图3d为根据本发明占空比检测电路中压控振荡器(即VC0)的电路原理图；图4a为根据本发明占空比检测电路中电荷泵(即CP)锁相环未增加电阻Rp时的频率特性示意图； 图4b为根据本发明占空比检测电路中电荷泵(即CP)锁相环增加电阻Rp时的频 率特性示意图；图5为根据本发明占空比检测电路中倍频单元的局部信号仿真波形示意图；图6为根据本发明占空比检测电路中占空比检测单元、输出锁存器及防抖控制单 元的电路原理图；图7为根据本发明占空比检测电路中占空比检测单元的局部信号仿真波形示意 图。结合附图，本发明实施例中附图标记如下1-倍频单元；11-鉴相/鉴频器；12-电荷泵；13-低通滤波器；14-压控振荡器； 15-分频反馈及时序控制模块；2-输出锁存器；3-占空比检测单元；31-第1占空比检测子 单元；32-第2占空比检测子单元；3η-第η占空比检测子单元；4-防抖控制单元。
具体实施例方式以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实 施例仅用于说明和解释本发明，并不用于限定本发明。实施例一根据本发明实施例，提供了一种占空比检测电路。如图la、以及图2-图7所示，本 实施例包括倍频单元1、占空比检测单元3与输出锁存器2。其中，上述倍频单元1的待检测占空比信号输入端与占空比检测单元3的待检测 占空比信号输入端连接，第一时钟输出端与占空比检测单元3的时钟信号输入端连接，第 二时钟信号输出端与输出锁存器2的时钟信号输入端连接；占空比检测单元3的待检测占 空比信号输出端与输出锁存器2的锁存信号输入端连接，输出锁存器2的锁存信号输出端 用于输出锁存结果。进一步地，在上述实施例中，倍频单元1包括鉴相/鉴频器(即PFD) 11、电荷泵(即 CP)12、低通滤波器(即LPF) 13、压控振荡器(即V0C) 14、以及分频(例如，M分频即+M)反 馈及时序控制模块15。具体地，上述鉴相/鉴频器11、电荷泵12、低通滤波器13、以及压控振荡器14顺序 串接，分频反馈及时序控制模块15串接在压控振荡器14的振荡信号输出端与鉴相/鉴频 器11的待检测占空比信号输入端之间。进一步地，在上述实施例中，鉴相/鉴频器11包括直流电源、第一与非门XI、第二 与非门X2、第一非门X4、第二非门X8、第三非门X3、第四非门X5、第五非门X9、第一 D触发 器X6、以及第二 D触发器X7。具体地，上述第一非门X4的输入端为待检测占空比信号输入端，输出端与第一 D 触发器X6的触发端连接；第一 D触发器X6的第一输入端与直流电源连接，第二输入端与第 三非门X3的输出端连接，第一输出端分别与第二非门X8的输入端及第一与非门Xl的第一 输入端连接；第二非门X8的输出端输出第一开关信号；第四非门X5的输入端为反馈信号 输入端FD，输出端与第二 D触发器X7的触发端连接；第二 D触发器X7的第一输入端与直 流电源连接，第二输入端与第三非门X3的输出端连接，输出端分别与第五非门X9的输入端及第一与非门χι的第二输入端连接；第五非门X9的输出端输出第二开关信号；第一与非 门Xl的输出端与第二与非门X2的第二输入端连接；第二与非门X2的第一输入端为复位端 (即RESET)，输出端与第三非门X3的输入端连接。 进一步地，在上述实施例中，电荷泵12包括第一 P沟道金属氧化物半导体场效应 晶体管(简称PMOS管)MPO1、第二 PMOS管MP02、第三PMOS管MP22、第四PMOS管MP23、第五 PMOS管MP09、第一限流电阻R06、第一 N沟道金属氧化物半导体场效应晶体管(简称NMOS 管)MN03、第二匪OS管MN07、第三匪OS管MN04、第四匪OS管MNl2、第五匪OS管MN05、第六 NMOS 管 MN10、第七 NMOS 管 MN13、第八 NMOS 管 MN15、第九 NMOS 管 MN16、第十 NMOS 管 MN08、 第^^一 NMOS管MN11、第十二 NMOS管MN14、以及第十三NMOS管MN17。具体地，上述第一 PMOS管MPOl的栅极为复位端(即RESET)，漏极与直流电源连 接，源极与衬底连接，并分别与第二 PMOS管MP02的源极及栅极、第一 NMOS管MN03的漏极、 第五PMOS管MP09的栅极、以及第三PMOS管MP22的栅极连接；第二 PMOS管MP02的漏极与 衬底连接；第三PMOS管MP22的漏极与直流电源连接，源极与衬底连接，并与第四PMOS管 MP23的漏极连接；第四PMOS管MP23的栅极作为第一开关信号Sl的输入端，源极与衬底连 接，并与第四NMOS管丽12的漏极连接，同时作为电荷泵12的输出信号CPom ；第四NMOS管 丽12的栅极作为第二开关信号S2的输入端，源极与衬底连接，并分别与第七NMOS管丽13 的漏极、以及第八NMOS管丽15的漏极连接；第七NMOS管丽13的栅极分别与第六NMOS管 丽10的栅极、第五PMOS管MP09的漏极、以及第八NMOS管丽15的栅极连接，源极与衬底连 接，并与第十二 NMOS管MN14的漏极连接；第十二 NMOS管MN14的栅极为复位端(即RESET)， 源极与衬底连接，并接信号地；第八NMOS管MN15的源极与衬底连接，并与第九NMOS管MN16 的漏极连接；第九NMOS管MN16的栅极作为预备信号端(即READY)，源极与衬底连接，并与 第十三NMOS管丽17的漏极连接；第十三NMOS管丽17的栅极为复位端(即RESET)，源极 与衬底连接，并接信号地。在本实施例中，设立预备信号端(即READY)，意在READY信号为高电平期间，倍频 关系尚未建立，以致无法正确检测时，进行等待，直至READY信号变为低电平后，倍频关系 成功建立，才能够输出正确的检测结果。第一限流电阻的一端与直流电源连接，另一端分别与第二 NMOS管MN07的漏极及 栅极、以及第三NMOS管MN04的栅极连接；第二 NMOS管MN07的漏极与衬底连接，源极分别 与第五NMOS管MN05的漏极、以及第十NMOS管MN08的漏极连接；第十NMOS管MN08的栅极 为复位端(即RESET)，源极与衬底连接，并接信号地。第一 NMOS管MN03的栅极为复位端(即RESET)，源极与衬底连接，并与第三NMOS 管MN04的漏极连接；第三NMOS管MN04的源极与衬底连接，并与第五匪OS管MN05的漏极 连接；第五NMOS管MN05的栅极作为控制端(即CON)，源极与衬底连接，并接信号地。第五PMOS管MP09的漏极与直流电源连接，源极与衬底连接，并与第六NMOS管 丽10的漏极连接；第六NMOS管丽10的漏极与衬底连接，源极与第i^一 NMOS管丽11的漏 极连接；第十一 NMOS管MNll的栅极为复位端(即RESET)，源极与衬底连接，并接信号地。进一步地，在上述实施例中，低通滤波器13包括第一滤波电容C18、第二滤波电容 C19、第一滤波电阻R20、以及第二滤波电阻R21。其中，第一滤波电容C18、第一滤波电阻 R20、以及第二滤波电阻R21顺次串接，第一滤波电容C18远离第一滤波电阻R20的一端与直流电源连接，第二滤波电阻R21远离第一滤波电阻R20的一端作为低通滤波器13的信号输入端，与电荷泵12的输出信号CPtm连接；第二滤波电容C19的一端与直流电源连接，另 一端与第一滤波电阻R20及第二滤波电阻R21的公共端连接，并作为低通滤波器13的输出 信号VOL。进一步地，在上述实施例中，压控振荡器14包括第一 PMOS管MP07、第二 PMOS管 MP08、第三 PMOS 管 MP03、第四 PMOS 管 MP04、第五 PMOS 管 MP05、第六 PMOS 管 MP06、第一匪OS 管MNOl、第二 NMOS管MN02、第三NMOS管MN03、第四NMOS管MN06、第五NMOS管MN18、第六 NMOS管MN19、第七NMOS管MN20、第八NMOS管MN21、第九NMOS管MN22、以及第十NMOS管 MN23。具体地，第一 PMOS管MP07的漏极与直流电源连接，栅极为复位端(即RESET)，源 极与衬底连接，并作为低通滤波器13的输出信号VOL的输入端，分别与第二 PMOS管MP08 的栅极、第三PMOS管MP03的栅极、第四PMOS管MP04的栅极、第五PMOS管MP05的栅极、以 及第六PMOS管MP06的栅极连接；第二 PMOS管MP08的漏极与直流电源连接，源极与衬底连 接，并分别与第一 NMOS管MNOl的漏极、以及第五NMOS管丽18的栅极连接，同时作为压控 振荡器14的输出信号FREQUENCY，源极与第六匪OS管丽19的漏极连接；第一匪OS管丽01 的漏极与衬底连接，栅极分别与第二 NMOS管MN02的漏极、以及第三PMOS管MP03的源极连 接，源极与第六NMOS管丽19的漏极连接；第六NMOS管丽19的栅极为复位端(即RESET)， 源极与衬底连接，并接信号地。第三PMOS管MP03的漏极与直流电源连接，源极与衬底连接；第二 NMOS管MN02的 漏极与衬底连接，栅极分别与第三NMOS管MN03的漏极、以及第四PMOS管MP04的源极连接， 漏极与衬底连接，源极与第七NMOS管MN20的漏极连接；第七NMOS管MN20的栅极为复位端 (即RESET)，源极与衬底连接，并接信号地。第四PMOS管MP04的漏极与直流电源连接，源极与衬底连接；第三NMOS管MN03的 漏极与衬底连接，栅极分别与第四NMOS管MN06的漏极、以及第五PMOS管MP05的源极连接， 源极与第八NMOS管丽21的漏极连接；第八NMOS管丽21的栅极为复位端(即RESET)，源 极与衬底连接，并接信号地。第五PMOS管MP05的漏极与直流电源连接，源极与衬底连接；第四NMOS管MN06的 漏极与衬底连接，栅极分别与第五NMOS管MN18的漏极、以及第六PMOS管MP06的源极连接， 源极与第九NMOS管丽22的漏极连接；第九NMOS管丽22的栅极为复位端(即RESET)，源 极与衬底连接，并接信号地。第六PMOS管MP06的漏极与直流电源连接，源极与衬底连接；第五NMOS管丽18的 漏极与衬底连接，源极与第十NMOS管MN23的漏极连接；第十NMOS管MN23的栅极为复位端 (即RESET)，源极与衬底连接，并接信号地。在本实施例中，倍频单元1的基本工作原理为被待检测占空比信号Fin送入由D 触发器和一些逻辑门组成的鉴相/鉴频器11，与压控振荡器14产生频率信号的2n分频(例 如，128分频)进行比较，鉴相/鉴频器11产生的第一开关信号Sl及第二开关信号S2作为 电荷泵12的控制开关；如果被待检测占空比信号Fin的输入频率/相位超前，则第二开关信 号S2打开，电荷泵12给第一滤波电容C18放电，使压控振荡器14的控制电压VOL下降，使 压控振荡器14产生的频率升高；如果被待检测占空比信号Fin的输入频率/相位落后，则第一开关信号Sl打开，电荷泵12给第一滤波电容C18充电，使压控振荡器14的控制电压VOL 的点电压升高，以降低压控振荡器14产生的频率；通过不断的调整，使压控振荡器14产生 的频率信号FREQUENCY的2n分频(例如，128分频)分频正好和被待检测占空比信号Fin的 频率相同，从而实现频率的倍增。在传统的锁相环结构中，电荷泵12的充放电电流和环路滤波器中第一滤波电容 C18的大小可以决定锁相环锁定的时间。如果第一滤波电容C18的电容值一定，增大电荷 泵12的充放电电流就可以加 快锁相环的锁定速度。但是，一味的增大电荷泵12的充放电 电流，会引起第一滤波电容C18上的电压变化过快，造成过补偿，从而导致锁相环的输出频 率忽高忽低，无法锁定。因此，本实施例采用可调整电流式的电荷泵12结构，该结构在锁相 环刚工作，且被待检测占空比信号Fin的输入频率和反馈频率FD之间相差比较大时，采用较 大的放电电流，使压控振荡器14产生的频率迅速接近输入频率；在两个频率相差不大时， 电荷泵12使用较小的放电电流，使锁相环能够实现对输入频率的精确锁定。在电荷泵的电路原理图中，由第二开关信号S2控制的放电由两部分组成，其中第 一部分电流可以通过信号READY控制，READY信号先是一个高电平，此时的放电电流为两部 分电流的相加值，锁相环的输出频率迅速接近输入频率；当锁相环工作一定时间后，READY 信号变为低电平，放电电流减小为第一部分电流，此时第二开关信号S2每次打开时，相应 电容上的电压变化都很小，使得锁相环频率调整的精度提高，从而精确的锁定输入频率。另 夕卜，READY信号高电平的长短，可以根据输入的频率变化，以适应锁相环锁定时间随锁定频 率变化的要求。在传统的电荷泵锁相环中，滤波器仅由一个第一滤波电容C18来实现。如果设输 入信号A的周期为Tin，反馈信号为B，输出电压为Vott，电荷泵12对第一滤波电容C18的 充放电电流为士 IP，开始的相位差为零，在t = 0时，B的相位阶跃了 Φ0，也就是ΔΦ = OOu(t)；结果第一开关信号Sl及第二开关信号S2连续产生宽度为Φ0ΤΙΝ/(2π)秒的脉 冲，每个周期使输出电压增加(IP/CP) ΦOTIN/ (2 π )，用斜坡近似，则VOUT表现出的斜率
为
权利要求
1.一种占空比检测电路，其特征在于，包括倍频单元、占空比检测单元与输出锁存器， 其中所述倍频单元的待检测占空比信号输入端与占空比检测单元的待检测占空比信号输 入端连接，第一时钟输出端与占空比检测单元的时钟信号输入端连接，第二时钟信号输出 端与输出锁存器的时钟信号输入端连接；所述占空比检测单元的待检测占空比信号输出端与输出锁存器的锁存信号输入端连 接，所述输出锁存器的锁存信号输出端用于输出锁存结果。
2.根据权利要求1所述的占空比检测电路，其特征在于，还包括防抖控制单元；所述防 抖控制单元的时钟输入端与倍频单元的第二时钟输出端连接，防抖信号输入端与占空比检 测单元的待检测占空比信号输出端连接，防抖信号输出端与输出锁存器的锁存信号输入端 连接。
3.根据权利要求1或2所述的占空比检测电路，其特征在于，所述倍频单元包括鉴相/ 鉴频器、电荷泵、低通滤波器、压控振荡器、以及分频反馈及时序控制模块，其中所述鉴相/鉴频器、电荷泵、低通滤波器、以及压控振荡器顺序串接，所述分频反馈及 时序控制模块串接在压控振荡器的振荡信号输出端与鉴相/鉴频器的待检测占空比信号 输入端之间。
4.根据权利要求1或2所述的占空比检测电路，其特征在于，所述占空比检测单元包括 具有相同结构的多个占空比检测子单元；在所述多个占空比检测子单元中，每个占空比检测子单元的待检测占空比信号输入端 与倍频单元的待检测占空比信号输入端连接，时钟信号输入端与倍频单元的第一时钟信号 输出端连接，待检测占空比信号输出端与输出锁存器的锁存信号输入端或防抖控制单元的 防抖信号输入端连接。
全文摘要
本发明公开了一种占空比检测电路，包括倍频单元、占空比检测单元与输出锁存器，其中所述倍频单元的待检测占空比信号输入端与占空比检测单元的待检测占空比信号输入端连接，第一时钟输出端与占空比检测单元的时钟信号输入端连接，第二时钟信号输出端与输出锁存器的时钟信号输入端连接；所述占空比检测单元的待检测占空比信号输出端与输出锁存器的锁存信号输入端连接，所述输出锁存器的锁存信号输出端用于输出锁存结果。本发明所述占空比检测电路，可以克服现有技术中检测精度低、频率范围窄和成本高等缺陷，以实现检测精度高、频率范围宽和成本低的优点。
文档编号H03K5/19GK102055443SQ20091020943
公开日2011年5月11日 申请日期2009年10月30日 优先权日2009年10月30日
发明者沈克愈 申请人:无锡海威半导体科技有限公司