专利名称：集成电路的多功能输入端子的制作方法
技术领域：
本实用新型涉及集成电路的端子，其中所述端子用于接收对集成电路内的电路进
行配置的配置信息。
背景技术：
图1是现有技术中移动电话1的简化图，移动电话1具有电源管理单元(PMU)4和 中央处理器(CPU) 5。如图1所示，移动电话1包括小孔2和ON/OFF (开/关)按键3。 PMU 4包括两个输入端子Tl和T2。 Tl和T2分别通过电阻器Rl和R2在外部耦接到电源电压 VDD。小孔2容纳开关A，开关A用于在开关A闭合时将PMU 4的端子Tl耦接到数字逻辑低 电压GND。 ON/OFF按键3控制开关B，以在开关B闭合时将PMU 4的端子T2耦接到数字逻 辑低电压GND。在正常工作中，PMU 4向CPU 5输出电源电压。用户可按压小孔2内的开关 A以使移动电话复位，或者按下ON/OFF按键3以启用/禁用移动电话。 图2是表9，其说明现有技术中如何利用PMU 4的两个输入端子Tl和T2配置图1 的移动电话l。如果移动电话1出现某种故障，则用户按压小孔2内的开关A。开关A闭合， 并使端子T1耦接到地(GND)，在表9中将T1标记为"0"。响应于此，PMU 4输出第一数字逻 辑信号以使CPU 5复位。相反，如果移动电话1正常工作，则开关A保持打开，并且用户利 用0N/0FF按键3来启用或禁用移动电话。在图2的例子中，如果用户按下0N/0FF按键3， 则开关B闭合，并且使端子T2耦接到地(GND)，在表9中将T2标记为"0"。响应于此，PMU 4输出第二数字逻辑信号，以启用CPU 5 (如果CPU 5此前被禁用)或禁用CPU 5 (如果CPU 5此前被启用)。在正常运行期间，开关A和B均被释放，并且端子Tl和T2具有数字逻辑 高电压，在表9中将T1和T2标记为"1"。响应于此，PMU 4输出第三数字逻辑信号，并保持 于空闲状态。如图2所示，开关A具有高于开关B的优先权。只要开关A被按下闭合，则无 论开关B是被按下还是被释放，PMU 4均输出第一数字逻辑信号来使CPU 5复位。然而，需 要使用两个输入端子Tl和T2才能使PMU 4能够检测开关A和/或开关B是被按下还是被 释放。PMU 4随后输出对应的数字逻辑信号来使CPU 5复位或启用/禁用CPU 5。因此，希 望对上述PMU 4进行改进。
实用新型内容本实用新型所要解决的技术问题是提供一种集成电路的多功能输入端子，通过判 断耦接至电压源的阻抗，设置相应的数字逻辑信号，可以实现使用单个端子将集成电路配 置成三种状态之一，降低了使用集成电路的装置的制造成本。为了解决以上技术问题，本实 用新型提供了如下技术方案 首先，本实用新型提供了一种集成电，其包括端子；电路，判断所述端子是在所 述集成电路外部通过低阻抗耦接到电压源、还是在所述集成电路外部通过中等阻抗耦接到 所述电压源、或是所述端子浮动或基本上浮动，如果所述电路判断出所述端子通过所述低 阻抗耦接到所述电压源，则所述电路设置第一数字逻辑信号，其中如果所述电路判断出所述端子通过所述中等阻抗耦接到所述电压源，则所述电路设置第二数字逻辑信号，并且其 中如果所述电路判断出所述端子浮动或基本上浮动，则所述电路设置第三数字逻辑信号。 其次，本实用新型还提供了一种集成电路，其包括端子；用于进行下列判断的装 置(a)所述端子在所述集成电路外部通过低阻抗耦接到电压源，还是(b)所述端子在所 述集成电路外部通过相对中等的阻抗耦接到所述电压源，或(C)所述端子浮动或基本上 浮动，如果所述装置判断出(a)，则所述装置设置第一数字逻辑信号，如果所述装置判断出 (b)，则所述装置设置第二数字逻辑信号，并且如果所述装置判断出(c)，则所述装置设置第 三数字逻辑信号。 最后，本实用新型还提供了一种集成电路，其包括端子；电路，判断所述端子是 在所述集成电路外部通过低阻抗耦接到第一电压源、还是在所述集成电路外部通过中等阻 抗耦接到第二电压源、或是所述端子浮动或基本上浮动，如果所述电路判断出所述端子通 过所述低阻抗耦接到所述第一电压源，则所述电路设置第一数字逻辑信号，如果所述电路 判断出所述端子通过所述中等阻抗耦接到所述第二电压源，则所述电路设置第二数字逻辑 信号，并且如果所述电路判断出所述端子浮动或基本上浮动，则所述电路设置第三数字逻 辑信号。 在一个实施例中，所述集成电路是电源管理单元(PMU)，其向中央处理器(CPU)输 出电源电压。当第一输入开关A闭合时，所述输入端子通过低阻抗耦接到电压源。当第二 输入开关B闭合时，所述输入端子通过中等阻抗耦接到电压源。当没有输入开关闭合时，所 述输入端子浮动。PMU内的电路检测开关A和/或开关B是打开还是闭合，并且决定所述端 子的三种状态之一。响应于此，当开关A闭合时，所述电路设置第一数字逻辑信号以使CPU 复位；当只有开关B闭合时，所述电路设置第二数字逻辑信号以启用/禁用CPU ;并且当开 关A和开关B均不闭合时，所述电路设置第三数字逻辑信号并保持于空闲状态。在一个例 子中，所述电压源是数字逻辑低电压源(GND)。在另一例子中，所述电压源是数字逻辑高电 压源(VDD)。 综上所述，本实用新型所采用的集成电路，通过使用新颖的单个输入端子，可减少 集成电路中的端子数。减小端子数会降低采用集成电路的装置(例如移动电话)的制造 成本。此外，集成电路内的电路是简单电路；其不仅检测多个输入开关的状态，而且还划分 所述多个输入开关的优先权。最后，当没有输入开关闭合时，所述电路以零静态电流状态工 作，从而降低功耗。 关于本实用新型的优点与精神可以藉由以下的
和具体实施方式
得到进 一步的了解。
以下结合附图和具体实施方式
对本实用新型作进一步详细说明，其中相同的编号
指示相同的组件。 图1是现有技术中移动电话中传统电源管理单元(PMU)集成电路的简化图。 图2是图解说明传统PMU集成电路的两个端子上的数字信号如何配置图1的移动 电话的表。 图3(a)是依据一新颖性包括一新颖PMU集成电路14的移动电话11的示意图。
6[0015] 图3(b)是依据一新颖性包一括新颖的PMU集成电路24的移动电话21的示意图。 图4是说明如何利用新颖的PMU集成电路的单个输入端子来配置移动电话的表。 图5是简化方块图，其图解说明图3(a)所示新颖PMU集成电路14内的电路。 图6是PMU集成电路14内的电路21的第一实施例。 图7是列示图6的电路40操作的三种工作状态(Q0，Q1和Q2)的表。该表还列示 PMU集成电路14在这三种状态的每一种状态中所执行的对应功能。 图8是PMU集成电路14内的电路21的第二实施例示意图。 图9是PMU集成电路14内的电路21的第三实施例示意图。 图10是依据一新颖性的一新颖PMU集成电路100示意图。 图11是列示图10所示电路101的三种工作状态(Q0， Ql和Q2)的表。该表还列
示PMU集成电路100在这三种状态的每一种状态中所执行的对应功能。 图12是依据一新颖性的一新颖PMU集成电路200示意图。 图13是依据一新颖性，可将CPU耦接到新颖集成电路的替代方法的示意图。
具体实施方式现在将详细参照本实用新型的某些实施例，这些实施例的例子在附图中被示出。 图3(a)是依据一新颖性的一具有新颖的电源管理单元(PMU)集成电路14和中央 处理器(CPU) 15的移动电话11的简化图。移动电话11包括小孔12和0N/0FF按键13。 PMU 14包括单个输入端子16(T1)。小孔12容纳开关A，当开关A闭合时，开关A将PMU 14的端 子Tl耦接到数字逻辑低电压GND。 0N/0FF按键13控制开关B，当开关B闭合时，开关B将 PMU 14的同一端子T1通过外部电阻器REXT耦接到GND。在正常运行中，PMU 14向CPU 15 输出电源电压。PMU 14还检测来自端子T1的数字输入信号IN，并响应于此而执行对应的 功能。例如，如下文所更详细说明，移动电话11的用户可闭合开关A(通过按压小孔12内 的开关A)以使移动电话的CPU 15复位，或者闭合开关B(通过按下0N/0FF按键13)以启 用或禁用行动电话的CPU 15。 图3(b)是依据一新颖性的一具有新颖的PMU集成电路24和CPU 25的移动电话 21的简化图。图3(b)的移动电话21类似于图3(a)的移动电话ll。然而，在图3(b)中， 开关A由0N/0FF按键23控制，而开关B被直接闭环控制线29取代。在图3(b)的例子中， 端子Tl通过REXT耦接到CPU 25的GPIO端子。 图4是表30，其说明如何利用图3 (a)所示PMU集成电路14的单个输入端子Tl来 配置移动电话ll。如果开关A被按下而闭合，则T1 "被束缚为低电平"，或者换句话说，通 过短接或相对低的阻抗耦接到数字逻辑低电压GND。此时称端子T1处于数字逻辑低状态 "0"。 PMU 14检测该"0"状态，并且设置第一数字逻辑信号以使CPU 15复位。如果开关A 释放、但开关B被按下而闭合，则Tl通过相对中等的阻抗REXT耦接到数字逻辑低电压GND。 该中等阻抗状态在图4所示的表30中被标记为"R"。 PMU 14检测该"R"状态，并且设置第 二数字逻辑信号，以启用CPU 15 (如果CPU 15此前被禁用)或禁用CPU 15 (如果CPU15此 前被启用)。如果开关A和B 二者均被释放，则称端子Tl处于"浮动或基本浮动"的状态。 PMU 14检测此种"浮动"状态，并且设置第三数字逻辑信号。通常，PMU 14在该"浮动"状 态中只是保持空闲。[0030] 在上面所示出的例子中，PMU 14能够检测单个输入端子Tl的三种状态之一，并且 响应于此而执行与所检测状态相关联的预定功能。通过采用新颖的单个输入端子T1而不 是两个输入端子(例如，图1中所示的端子Tl和T2)，在许多应用中可减少集成电路的端子 数。减少端子数能降低采用集成电路的装置(例如移动电话)的制造成本。 图5是简化方块图，其图解说明如何实现图3(a)的PMU 14以检测输入端子Tl的 三种状态之一的实例。PMU 14的电路21包括电子元件22和检测电路23。在图5的例子 中，元件22是上拉电阻器Rl或电流源ISOURCE，其将端子Tl耦接到电源电压VDD。检测电 路23从端子Tl接收数字输入信号IN，并决定以下三种状态之一 Q0， Ql，或Q2。更具体而 言，检测电路23决定1)是将端子T1通过相对低的阻抗耦接到数字逻辑低电压(此称为状 态Q0)，还是2)将端子T1通过相对中等的阻抗耦接到数字逻辑低电压(此称为状态Q1)， 或3)使端子Tl浮动或基本浮动(此称为状态Q2)。 图6是电路40的方块图，其图解说明图5的电路21的第一实施例。在图6的实施 例中，电路40包括上拉电阻器31(R1)、具有阈值电压VTH的P沟道场效应晶体管(PFET)32、 反相器34、比较器35和解码逻辑电路36。上拉电阻器31将端子Tl耦接到电源电压VDD。 PFET 32具有耦接到端子Tl的栅极、耦接到电源电压VDD的源极和通过电阻器33耦接到 GND的漏极。PFET 32的漏极还耦接到反相器34的输入引线。反相器34将第一数字信号X 输出到解码逻辑电路36的第一输入引线上。比较器35具有耦接到端子Tl的非反相输入 引线和耦接到参考电压VREF的反相输入引线。VREF高于GND、但低于VDD。比较器35将第 二数字信号Y输出到解码逻辑电路36的第二输入引线上。解码逻辑电路36接收这两个数 字信号X和Y，并将它们解码成三种可能的状态QO， Ql和Q2。 图7是表50，其列示图6的电路40操作的三种工作状态(QO， Ql和Q2)。该表还 列示PMU集成电路14在这三种状态中的每一种中所执行的对应功能。如前面结合图4的 表30所解释，在第一种情形中，如果开关A被按下而闭合，则Tl通过相对低的阻抗耦接到 GND。此时称端子T1处于数字逻辑低状态"0"。因此，端子T1所具有的电压低于PFET 32 的阈值电压VTH和比较器35的参考电压VREF。结果，PFET 32变得导电，并且反相器34输 出具有数字逻辑低值(X = 0)的信号X。此外，比较器35输出具有数字逻辑低值(Y = 0) 的信号Y。解码逻辑电路36接收状态X = 0和Y = 0，并将这些状态解码成"状态Q0"。相 应地，PMU 14设置第一数字逻辑信号以使CPU 15复位。 在第二种情形中，如果开关A被释放、但开关B被按下而关闭，则Tl通过相对中等 的阻抗REXT耦接到GND。此时称端子T1处于中等阻抗状态"R"。在一个例子中，端子T1上 的电压低于阈值电压VTH，但高于参考电压VREF。结果，PFET 32变得导电，并且反相器34 输出具有数字逻辑低值(X = 0)的信号X。此外，比较器35输出具有数字逻辑高值(Y = 1)的信号Y。解码逻辑电路36接收状态X二0和Y二 l，并将这些状态解码成"状态Ql"。 相应地，PMU 14设置第二数字逻辑信号以启用/禁用CPU 15。 在第三种情形中，如果开关A和B均被释放，则称Tl"浮动"。在此种浮动状态中， 端子Tl上的电压在内部被电路40通过上拉电阻器Rl上拉到数字逻辑高电压。因此，端子 Tl上的电压既高于阈值电压VTH也高于参考电压VREF。结果，PFET 32仍保持不导电，并 且反相器34输出具有数字逻辑高值(X= 1)的信号X。此外，比较器35输出具有数字逻辑 高值(Y = 1)的信号Y。解码逻辑电路36接收状态X = 1和Y = 1，并将这些状态解码成"状态Q2"。相应地，PMU 14设置第三数字逻辑信号。在正常运行中，PMU 14的电路40通 常以该Q2状态运行，并且由于这两个输入开关均未被按下而保持空闲。 如图6所示，在替代实施方案中，比较器35被电路37取代。电路37包括N沟道 场效应晶体管(NFET)38。 NFET 38具有耦接到端子Tl的栅极、耦接到GND的源极、和通过 电阻器41(或其它上拉电流的源，例如电流源或第二M0SFET)耦接到电源电压VDD的漏极。 NFET 38的漏极还通过反相器42耦接到解码逻辑电路36的第二输入引线。电路37以与比 较器35相同的方式，根据所检测的输入端子Tl的状态输出数字信号Y。 采用图6所示的新颖的单个输入端子16 (Tl)和电路40不仅可减少输入端子的数 量，而且还提供更多的优点。首先，图6的电路40非常简单。尽管认为可采用模拟-数字 (A/D)转换器来检测在输入端子上接收的电压的许多离散电压电平之一，然而多位式A/D 转换器一般需要用户在用于驱动该端子的集成电路中提供具有类似分辨率和精确度的D/A 转换器。第二，图6的电路40不仅检测多个输入开关的状态，而且还在这多个输入开关中 划分优先权。在图7的具体例子中，开关A具有高于开关B的优先权，因为无论开关B是否 被按下，只要开关A被按下，即称端子T1处于状态"0"。此种类型的优先权划分使得重要功 能(例如硬件复位)与最高优先权输入开关相关联。第三，在这两个输入开关A和B均未 被按下而使Tl处于"浮动"状态时，图6的电路40保持空闲。当Tl浮动时，电源电流减小 到实质为零，并且电路40以零静止电流状态运行。此使便携式装置(例如，图3(a)的移动 电话ll)能够降低功耗并且延长电池寿命。 图8是电路60的方块图，其图解说明图5的电路21的第二实施例。在图8的实 施例中，电路60包括上拉电阻器61 (Rl)、第一比较器62、第二比较器63、和解码逻辑电路 64。上拉电阻器61将端子T1耦接到电源电压VDD。比较器62具有耦接到端子T1的非反 相引线、和耦接到第一参考电压VREF的反相引线。比较器62将第一数字信号X输出到解 码逻辑电路36的第一输入引线上。比较器63具有耦接到端子Tl的非反相引线、和耦接到 第二参考电压(例如，图8中示出的VREF/2)的反相引线。比较器63将第二数字信号Y输 出到解码逻辑电路36的第二输入引线上。如果T1处于状态"0"，则这两个比较器均输出具 有数字逻辑低值的信号；如果Tl处于状态"R"并且Tl上的电压低于VREF、但高于VREF/2， 则比较器62输出具有数字逻辑低值的信号X，并且比较器63输出具有数字逻辑高值的信号 Y ;如果Tl处于"浮动"状态并且具有相对高的电压，则这两个比较器均输出具有数字逻辑 高值的信号。图8的表65图解说明解码逻辑电路64如何接收这两个数字信号X和Y，并且 将它们解码成三种可能的状态QO、 Ql和Q2。 出于上面结合图6的比较器35所述的类似原因，图8的比较器62或比较器63也 可由NFET取代，所述NFET具有耦接到端子Tl的栅极、耦接到GND的源极、和通过上拉电阻 器(或其它上拉电流的源，例如电流源或第二MOSFET)耦接到电源电压VDD的漏极。可通 过恰当确定晶体管和上拉电阻器的规格来调整NFET的阈值电压。 图9是电路70的方块图，其图解说明图5的电路21的第三实施例。在图9的实施 例中，电路70包括上拉电阻器71 (Rl)、第一反相器72、第二反相器73、和解码逻辑电路74。 上拉电阻器71将端子Tl耦接到电源电压VDD。反相器72从端子Tl接收输入信号IN，并 将第一数字信号X输出到解码逻辑电路74的第一输入引线上。反相器73从端子Tl接收 输入信号IN，并将第二数字信号Y输出到解码逻辑电路74的第二输入引线上。反相器72所具有的阈值电压VTH1高于反相器73的阈值电压VTH2。如果Tl在状态"0"中被束缚为 低电平，则这两个反相器均输出具有数字逻辑高值的信号；如果T1处于状态"R"并且T1上 的电压低于VTH1、但高于VTH2，则反相器72输出具有数字逻辑高值的信号X，并且反相器 73输出具有数字逻辑低值的信号Y ;而如果Tl处于"浮动"状态并且具有相对高的电压，则 这两个反相器均输出具有数字逻辑低值的信号。图9的表75图解说明解码逻辑电路74如 何接收这两个数字信号X和Y，并且将它们解码成三种可能的状态Q0、 Ql和Q2。 图10图解说明依据一新颖性的新颖PMU集成电路100。 PMU 100包括单个输入端 子101(Tl)、电流源102和电路103。图10的电路103与图6的电路40基本相同。在图6 的例子中，开关A和B将端子Tl直接地或通过外部电阻器耦接到数字逻辑低电压。然而， 在图10的例子中，当开关A闭合时，开关A将端子T1耦接到数字逻辑高电压(VDD)，并且当 开关B闭合时，开关B将端子Tl通过外部电阻器REXT耦接到数字逻辑高电压VDD。电流 源102用作电流镜，并且将流过端子Tl的电流I转换成内部节点104上的信号V。在此种 转换之后，相对于图6的电路40而言，节点104等价于图6的端子Tl。电路103接收节点 104上的信号V，并以与图6的电路40相同的方式决定这三种状态Q0、Q1或Q2之一。 图11是列示图10所示电路102和103操作的三种工作状态(Q0，Q1和Q2)的表。 如果开关A被按下而闭合，则Tl"被束缚为高电平"，或者换句话说，通过短接或相对低的阻 抗耦接到数字逻辑高电压VDD。相对大的电流I流过端子T1。因此，称信号V处于数字逻 辑低状态"0"。如果开关A释放、但开关B被按下而闭合，则Tl通过相对中等的阻抗REXT 耦接到数字逻辑高电压VDD。中等电流I流过端子T1。因此，称信号V处于中等阻抗状态 "R"。如果开关A和B二者均被释放，则T1 "浮动或基本浮动"。相对小的电流I流过端子 Tl。因此，称信号V处于数字逻辑高状态"1"。如前面结合图6和图7所解释，电路103决 定这三种状态(Q0、 Ql或Q2)之一，并且PMU 100设置数字对应的逻辑信号，以使CPU复位 或启用/禁用CPU。 图12图解说明依据一新颖性的新颖PMU集成电路200。 PMU 200包括单个输入端 子201 (Tl)、电流源202和电路203。图12的电流源202和电路203以与图10的电流源102 和电路103类似的方式运行。然而，在图12的例子中，端子T1可耦接到电压源，该电压源 为数字逻辑低电压源或者数字逻辑高电压源。在一个例子中，使用开关205指示是选择数 字逻辑低电压还是数字逻辑高电压。如果选择数字逻辑低电压GND，则开关205将输入端子 Tl直接耦接到节点204。相反，如果选择数字逻辑高电压VDD，则开关205将输入端子Tl耦 接到电流源202。电流源202用作电流镜，并且将流过端子Tl的电流I转换成节点204上 的信号V。在这两种情形中，电路203均接收节点204上的信号，并决定这三种状态Q0、 Ql 或Q2之一。 图13是可将CPU 301耦接到新颖集成电路302的替代方法的图。CPU 301包括两 个端子GPI0A和GPI0B。集成电路302包括单个输入端子303 (Tl)和电路304。图13的端 子Tl和电路304类似于图5的端子Tl和电路21。然而，在图13的例子中，端子Tl耦接 到GPI0A。端子T1还通过电阻器R耦接到GPI0B。由于CPU 301在端子GPI0A和GPI0B上 输出不同信号，因而端子Tl具有多种状态。电路304检测端子Tl的这多种状态之一，并设 置指示所检测状态的数字逻辑信号。此外，电路304可执行与所设置数字逻辑信号相关的 预定功能。因此，集成电路的所示新颖单个输入端子和电路可不仅用于与用户接口应用进
10行接口 (例如图5的输入开关A和B)，而且还用于与另一集成电路(例如图13的CPU301) 进行接口。 关于多功能输入端子的其它信息，参见由Hurtz等人在2007年7月31日提出申 请且标题为"多功能输入端子(Multi-Function Input Terminal)"的美国专利申请案第 11/888， 606号(该文件的主题以引用方式并入本文中)。 尽管出于说明目的，上文结合某些具体实施例来说明本实用新型，然而本实用新 型并不仅限于此。例如，图3(a)所示的单输入端子集成电路并不限于电源管理单元，并且 与图4所示被设置的数字逻辑信号相关的所执行功能并不限于复位或启用/禁用或保持于 空闲状态。此外，检测单个端子上的三种输入状态可扩展到检测单个输入端子上的多于三 种输入状态。相应地，可在不脱离权利要求所述本实用新型范围的条件下对所述实施例的 各种特征实施各种修改、改动和组合。
权利要求一种集成电路，其特征在于，其包括端子；电路，判断所述端子是在所述集成电路外部通过低阻抗耦接到电压源、还是在所述集成电路外部通过中等阻抗耦接到所述电压源、或是所述端子浮动或基本上浮动，其中如果所述电路判断出所述端子通过所述低阻抗耦接到所述电压源，则所述电路设置第一数字逻辑信号，其中如果所述电路判断出所述端子通过所述中等阻抗耦接到所述电压源，则所述电路设置第二数字逻辑信号，并且其中如果所述电路判断出所述端子浮动或基本上浮动，则所述电路设置第三数字逻辑信号。
2. 如权利要求1所述的集成电路，其特征在于，所述电压源是低逻辑电平电压源。
3. 如权利要求1所述的集成电路，其特征在于，所述电压源是高逻辑电平电压源。
4. 如权利要求1所述的集成电路，其特征在于，所述集成电路是电源管理单元，并且其 中所述电源管理单元向中央处理器提供电源电压。
5. 如权利要求4所述的集成电路，其特征在于，如果所述电源管理单元设置所述第一逻辑信号，则所述中央处理器复位，其中如果所述电源管理单元设置所述第二逻辑信号，则 所述中央处理器被启用或禁用，并且其中如果所述电源管理单元设置所述第三逻辑信号， 则所述电源管理单元保持空闲。
6. 如权利要求1所述的集成电路，其特征在于，当所述端子通过所述低阻抗耦接到所 述电压源时，较大的电流流出所述端子，当所述端子通过所述中等阻抗耦接到所述电压源 时，中等电流流出所述端子，并且当所述端子浮动或基本浮动时，小的电流流出所述端子。
7. 如权利要求1所述的集成电路，其特征在于，所述电路包括用于将所述端子耦接到电源电压的元件，所述元件取自由下列组成的组上拉电阻和 电流源；解码逻辑电路，具有第一输入引线和第二输入引线，其中所述解码逻辑电路输出所述第一、第二或第三逻辑信号；p沟道场效应晶体管，具有源极、栅极和漏极，所述栅极耦接到所述端子，所述源极耦接到电源电压，所述漏极通过反相器耦接到所述解码逻辑电路的第一输入引线；禾口比较器，所述比较器的第一输入引线耦接到所述端子，其中所述第一比较器的第二输 入引线耦接到参考电压，并且其中所述比较器的输出引线耦接到所述解码逻辑电路的第二 输入引线。
8. 如权利要求1所述的集成电路，其特征在于，所述电路包括用于将所述端子耦接到电源电压的元件，所述元件取自由下列组成的组上拉电阻器 和电流源；解码逻辑电路，具有第一输入引线和第二输入引线，所述解码逻辑电路输出所述第一、 第二或第三逻辑信号；P沟道场效应晶体管，具有源极、栅极和漏极，所述栅极耦接到所述端子，所述源极耦接 到电源电压，所述漏极通过反相器耦接到所述解码逻辑电路的第一输入引线；禾口N沟道场效应晶体管，具有源极、栅极和漏极，所述栅极耦接到所述端子，所述源极耦接 到地，所述漏极耦接到所述解码逻辑电路的第二输入引线。
9. 如权利要求1所述的集成电路，其特征在于，所述电路包括用于将所述端子耦接到电源电压的元件，所述元件取自由下列组成的组上拉电阻器 和电流源；解码逻辑电路，具有第一输入引线和第二输入引线，并且所述解码逻辑电路输出所述 第一、第二或第三逻辑信号；第一比较器，所述第一比较器的第一输入引线耦接到所述端子，所述第一比较器的第 二输入引线耦接到参考电压，并且所述第一比较器的输出引线耦接到所述解码逻辑电路的 第一输入引线；禾口第二比较器，所述第二比较器的第一输入引线耦接到所述端子，所述第二比较器的第 二输入引线耦接到所述参考电压的分数，并且所述第二比较器的输出引线耦接到所述解码 逻辑电路的第二输入引线。
10. 如权利要求9所述的集成电路，其特征在于，所述第一比较器可由具有较高阈值电 压的第一 N沟道场效应晶体管取代，所述第二比较器可由具有较低阈值电压的第二 N沟道 场效应晶体管取代。
11. 如权利要求1所述的集成电路，其特征在于，所述电路包括用于将所述端子耦接到电源电压的元件，所述元件取自由下列组成的组上拉电阻器 和电流源；解码逻辑电路，具有第一输入引线和第二输入引线，所述解码逻辑电路输出所述第一、 第二或第三逻辑信号；第一反相器，所述第一反相器的输入引线耦接到所述端子，所述第一反相器的输出引 线耦接到所述解码逻辑电路的第一输入引线；禾口第二反相器，所述第二反相器的输入引线耦接到所述端子，所述第二反相器的输出引 线耦接到所述解码逻辑电路的第二输入引线，并且所述第二反相器的阈值电压低于所述第 一反相器的阈值电压。
12. —种集成电路，其特征在于，其包括 端子；用于进行下列判断的装置(a)所述端子在所述集成电路外部通过低阻抗耦接到电压 源，还是(b)所述端子在所述集成电路外部通过相对中等的阻抗耦接到所述电压源，或(c) 所述端子浮动或基本上浮动，如果所述装置判断出(a)，则所述装置设置第一数字逻辑信 号，如果所述装置判断出(b)，则所述装置设置第二数字逻辑信号，并且如果所述装置判断 出(c)，则所述装置设置第三数字逻辑信号。
13. 如权利要求12所述的集成电路，其特征在于，所述电压源是低逻辑电平电压源。
14. 如权利要求12所述的集成电路，其特征在于，所述电压源是高逻辑电平电压源。
15. 如权利要求12所述的集成电路，其特征在于，所述集成电路是电源管理单元，所述 电源管理单元向中央处理器提供电源电压。
16. 如权利要求15所述的集成电路，其特征在于，如果所述电源管理单元设置所述第 一逻辑信号，则所述中央处理器复位，如果所述电源管理单元设置所述第二逻辑信号，则所 述中央处理器被启用或禁用，并且如果所述电源管理单元设置所述第三逻辑信号，则所述 电源管理单元保持空闲。
17. —种集成电路，其特征在于，其包括端子；电路，判断所述端子是在所述集成电路外部通过低阻抗耦接到第一电压源、还是在所 述集成电路外部通过中等阻抗耦接到第二电压源、或是所述端子浮动或基本上浮动，如果 所述电路判断出所述端子通过所述低阻抗耦接到所述第一电压源，则所述电路设置第一数 字逻辑信号，如果所述电路判断出所述端子通过所述中等阻抗耦接到所述第二电压源，则 所述电路设置第二数字逻辑信号，并且如果所述电路判断出所述端子浮动或基本上浮动， 则所述电路设置第三数字逻辑信号。
18. 如权利要求17所述的集成电路，其特征在于，所述第一电压源和所述第二电压源 是同一电压源。
19. 如权利要求18所述的集成电路，其特征在于，所述电路可以第一模式和第二模式 中可选的一种模式运行，所述电压源在所述第一模式中是数字逻辑低电压源，并且所述电 压源在所述第二模式中是数字逻辑高电压源。
20. 如权利要求19所述的集成电路，其特征在于，所述电路包括 电流源，在所述第二模式中，所述电流源从所述端子接收输入信号并且响应于此而输出内部信号；禾口检测电路，在所述第一模式中，所述检测电路从所述端子接收所述输入信号并且响应 于此而输出所述第一、第二、或第三数字逻辑信号，并且在所述第二模式中，所述检测电路 接收所述内部信号并且响应于此而输出所述第一、第二、或第三数字逻辑信号。
专利摘要本实用新型公开了一种集成电路的多功能输入端子，使用单个端子将集成电路配置成三种状态之一。该集成电路包括端子；电路，判断所述端子是在所述集成电路外部通过低阻抗耦接到电压源、还是在所述集成电路外部通过中等阻抗耦接到所述电压源、或是所述端子浮动或基本上浮动，其中如果所述电路判断出所述端子通过所述低阻抗耦接到所述电压源，则所述电路设置第一数字逻辑信号，其中如果所述电路判断出所述端子通过所述中等阻抗耦接到所述电压源，则所述电路设置第二数字逻辑信号，并且其中如果所述电路判断出所述端子浮动或基本上浮动，则所述电路设置第三数字逻辑信号。
文档编号H03K19/0175GK201550096SQ20092015653
公开日2010年8月11日 申请日期2009年6月26日 优先权日2008年7月2日
发明者丁光庆, 贺凯瑞, 黄树良 申请人:技领半导体(上海)有限公司;技领半导体股份有限公司