电平移位电路和方法

专利名称：电平移位电路和方法
技术领域：
本发明大体上涉及电平移位电路和方法。
背景技术：
技术的进步已带来更小且功能更强大的计算装置。举例来说，当前存在多种便携 式个人计算装置，包含无线计算装置，例如便携式无线电话、个人数字助理(PDA)以及寻呼 装置，其较小、重量轻且容易由用户携带。更具体来说，例如蜂窝式电话和因特网协议(IP) 电话等便携式无线电话可经由无线网络传送语音和数据包。此外，许多此类无线电话包含 并入于其中的其它类型的装置。举例来说，无线电话还可包含数字静态相机、数字视频相 机、数字记录器以及音频文件播放器。而且，无线电话可处理可执行指令，包含软件应用程 序，例如可用以接入因特网的网页浏览器应用程序。由此，这些无线电话可包含显著的计算 能力。为了减少便携式装置的功率消耗且因此延长其电池寿命，电源以日益降低的电压 操作电子组件。虽然一些组件可在低电压下良好操作，但其它组件可能需要较高电压。因 此，包含在不同电压下操作的组件的装置可使用电平移位器来在较高与较低电压之间转换 信号。电平移位器电路设计常常需要在改良对输入转变的响应时间与改良低电压下的操作 范围之间进行选择。响应时间的增加通常减小操作范围，而增加操作范围通常使响应时间 降级。因此，电平移位器可限制装置在低功率操作期间的性能。

发明内容
在特定实施例中，揭示一种电路装置，所述电路装置包含输入，其用以接收输入 电压信号；以及输出，其用以提供经电平移位的电压信号。所述电路装置包含第一弱态保 持路径，其耦合到所述输入；以及第二弱态保持路径，其耦合到所述输出。所述电路装置还 包含电压上拉逻辑电路，其耦合到所述第一弱态保持路径和所述第二弱态保持路径。所述 电路装置进一步包含控制路径，其耦合到所述电压上拉逻辑电路以选择性地控制所述电压 上拉逻辑电路的激活。在另一实施例中，揭示一种系统，所述系统包含存储器阵列；以及第一输入，其 通过第一电平移位电路耦合到所述存储器阵列。所述系统还包含第二输入，其通过第二电 平移位电路耦合到所述存储器阵列。所述第一电平移位电路包含输入，其用以接收所述第 一输入；以及输出，其用以将第一经电平移位的电压信号提供到所述存储器阵列。所述第一 电平移位电路还包含第一弱态保持路径，其耦合到所述输入。所述第一电平移位电路进一 步包含第二弱态保持路径，其耦合到所述输出。所述第一电平移位电路包含电压上拉逻辑 电路，其耦合到所述第一弱态保持路径和第二弱态保持路径。所述第一电平移位电路还包 含控制路径，其耦合到所述电压上拉逻辑电路以选择性地控制所述电压上拉逻辑电路的激 活。在另一实施例中，揭示一种装置，其包含用于在对包含电压上拉逻辑的电平移位电路的输入处接收输入电压的装置。所述装置还包含用于从所述电平移位电路提供输出信 号的装置。所述装置进一步包含用于选择性地激活所述电平移位电路的所述电压上拉逻辑 电路的装置在另一实施例中，揭示一种方法，其包含在对包含电压上拉逻辑的电平移位电路 的输入处接收输入电压。所述方法包含从所述电平移位电路提供输出信号。所述方法还包 含选择性地激活所述电平移位电路的所述电压上拉逻辑电路。所揭示的实施例提供的一个特定优点是由于弱态保持路径而带来的大的电压移 位范围以及由于电压上拉逻辑电路而带来的对输入信号转变的快速响应。另一特定优点是 电平移位电路的操作相对能耐受工序的。在审阅整个申请案之后将明了本发明的其它方面、优点和特征，申请案包含以下 部分


具体实施方式
和权利要求书。

图1是电平移位电路装置的第一说明性实施例的框图；图2是电平移位电路装置的第二说明性实施例的电路图；图3是包含电平移位电路装置的系统的特定说明性实施例的框图；图4是使用电路装置(例如，图1到3中说明的电路装置)的电平移位的方法的 特定说明性实施例的流程图；以及图5是其中可使用图1到4中描述的电路和方法的实施例的代表性移动通信装置 的框图。
具体实施例方式参见图1，描绘电平移位电路装置的第一说明性实施例，且其大体上指定为100。 电平移位电路装置100包含用以接收输入电压信号的输入102。输出104提供经电平移位 的电压信号。第一弱态保持路径106耦合到输入102且耦合到输出104。第一弱态保持路 径106交叉耦合到第二弱态保持路径108，所述第二弱态保持路径108也耦合到输入102。 电压上拉逻辑电路110耦合到第一弱态保持路径106和第二弱态保持路径108两者。控制 路径112经耦合以将控制信号提供到电压上拉逻辑电路110。在特定实施例中，在输入102处接收的输入电压信号在高态(VlL)与低态(VO)之 间的第一电压范围内。响应于输入电压信号，第一弱态保持路径106在输出104处产生经 电平移位的电压信号，其在高态(VlH)与低态(VO)之间的第二电压范围内。在特定实施例 中，第一弱态保持路径106和第二弱态保持路径108经配置以实现较大范围的输入电压的 电平移位，包含0. 6-1. 4V处或以下的电平移位。然而，由于能够在较大范围的输入电压下 操作，所以第一弱态保持路径106和第二弱态保持路径108可响应于在输入102处接收的 输入信号的转变展现相对缓慢的转变时间。在特定实施例中，电压上拉逻辑电路110操作以通过将电流提供到第一弱态保持 路径106并提供到第二弱态保持路径108来改良输出104处的切换速度。由电压上拉逻辑 电路110提供到弱态保持路径106和108的额外电流实现对输入信号的转变的较快响应。 在特定实施例中，电压上拉逻辑电路110主要操作以响应于在输入102处接收的输入信号的检测到的转变而将电平移位电流提供到第一弱态保持路径106和第二弱态保持路径108 中的至少一者。电压上拉逻辑电路110响应于控制路径112以停止将电流提供到弱态保持 路径106和108以维持在非转变周期期间弱态保持路径106和108对输入102处的低电压 信号的敏感性。控制路 径112适于选择性地控制电压上拉逻辑电路110的激活。在特定实施例中， 控制路径112包含从输出104到电压上拉逻辑电路110的自计时反馈路径118。控制路径 112可操作以检测输出104处的电压电平改变，且当自计时反馈路径118基于输出104处的 转变而确定一特定延迟已过去时将激活信号提供到电压上拉控制逻辑110以断开到弱态 保持路径106和108中的一者或一者以上的电流。在另一实施例中，控制路径112包含耦合到输入102的延迟逻辑电路114。在此 实施例中，控制路径112操作以检测输入102中的转变，且将激活信号发送到电压上拉逻辑 电路110。激活信号可致使电压上拉逻辑电路110开始供应电流以辅助弱态保持路径106、 108或两者在逻辑状态之间转变。控制路径112可进一步操作以响应于延迟逻辑电路114确 定从输入102的转变时起足够的延迟已过去而将第二控制信号发送到电压上拉逻辑电路 110。第二控制信号可减活电压上拉逻辑电路110，从而重新开始弱态保持路径106和108 在较宽的输入电压范围上的正常操作。在特定实施例中，延迟逻辑电路114是可调整的，且 可包含可调整延迟组件116以控制与第二控制信号相关联的延迟。在操作期间，可在输入102处从第一电子组件接收第一输入信号。电平移位电路 装置100可转换或移位输入电压电平，且在输出104处产生输出电压电平。举例来说，输入 信号可从处理器、总线、存储器或其它电子组件接收，且输出可提供到处理器、总线、存储器 或其它电子组件。第一输入信号可反映与第一电源相关联的电压电平VO到V1L。输出104 可耦合到在第二电压电平VO到VlH下操作的一个或一个以上其它电子组件。作为说明性 实例，第一电压电平可为与从OV到1.0V的电压范围相关联的信号，且第二电压电平可为与 从OV到3. 3V的电压范围相关联的信号。响应于在输入102处向第二输入信号的转变，第一弱态保持路径106和第二弱态 保持路径108开始在状态之间转变。电压上拉逻辑电路110开始通过将电荷供应到一个或 一个以上晶体管而将电流供应到第一弱态保持路径106、第二弱态保持路径108或两者以 辅助电压电平转变。在特定实施例中，电压上拉逻辑电路110响应于检测到弱态保持路径 106和108中的至少一者已开始在状态之间转变而开始供应电流。在另一实施例中，电压上 拉逻辑电路110可改为响应于来自控制路径112的控制信号而开始供应电流。在合适的延迟周期之后，例如经由自计时反馈路径118或延迟逻辑电路路径114， 控制路径112提供控制信号以减活电压上拉逻辑电路110以停止将电流供应到弱态保持路 径106、108。在对电压上拉逻辑电路110的减活之后，交叉耦合的弱态保持路径106和108 维持输出104处的新输出电压电平。通过选择性地激活电压上拉逻辑电路110，电平移位电 路装置100提供宽范围的输入操作电压和快速输出电平转变。参见图2，描绘电平移位电路装置的第二说明性实施例，且其大体上指定为200。 电平移位电路装置200包含输入202，其经配置以接收对应于高电压VddL与低电压Vss之 间的第一电压范围的输入信号。电平移位电路装置200还包含输出204，其经配置以提供对 应于输入202到第二电压范围的电平移位的输出信号，其中高信号由高电压VddH表示且低信号由低电压Vss表示。电平移位电路装置200还包含第一弱态保持路径206和第二弱态 保持路径208。第一弱态保持路径206耦合到输入202，且第二弱态保持路径208经由在第 一电压范围下操作的反相器207耦合到输入202。电压上拉逻辑电路210耦合到第一弱态 保持路径206且还耦合到第二弱态保持路径208。控制路径212耦合到电压上拉逻辑电路 210且耦合到输出204。在特定实施例中，第一弱态保持路径206包含第一弱ρ沟道晶体管220，其具有耦 合到电源电压VddH的第一端子、耦合到第二弱态保持路径208的控制端子以及第三端子。 第一弱态保持路径206还包含第二弱ρ沟道晶体管222，其包含耦合到第一弱ρ沟道晶体管 220的第三端子的第四端子。第二弱ρ沟道晶体管222具有耦合到输入202的第二控制端 子，和耦合到第一节点223的第五端子。第一节点223耦合到电压上拉逻辑电路210。第一 弱态保持路径206还具有强η沟道晶体管224，其包含耦合到第一节点223的第六端子、耦 合到输入202的第三控制端子以及耦合到第二电源电压Vss的第七端子。如本文所使用， 与弱晶体管相比，强晶体管具有对控制端子处的信号(例如，栅极电压)的较快电流响应， 且可具有比弱晶体管更宽且更短的沟道。举例来说，弱P沟道晶体管220和222可为具有 大约0. 12微米(um)宽且0. Ium长的沟道的ρ沟道M0SFET，且强η沟道晶体管224可为具 有大约0. 6um宽且0. 04um长的沟道的η沟道M0SFET。
在特定实施例中，第二弱态保持路径208包含第一弱ρ沟道晶体管230，其包含耦 合到电源电压VddH的第一端子、耦合到第一弱态保持路径206的控制端子以及耦合到第二 弱P沟道晶体管232的第三端子。第二弱ρ沟道晶体管232包含耦合到第一弱ρ沟道晶体 管230的第三端子的第四端子、耦合到反相器207的输出的第二控制端子以及耦合到第二 节点233的第五端子。强η沟道晶体管234具有耦合到第二节点233的第六端子、耦合到 反相器207的输出的第三控制端子以及耦合到第二电源电压Vss的第七端子。第二弱态保 持路径208的第二节点233耦合到第一弱态保持路径206的第一弱ρ沟道晶体管220的第 一控制端子。同样，第一弱态保持路径206的第一节点223耦合到第二弱态保持路径208 的第一弱P沟道晶体管230的第一控制端子。上拉逻辑电路210包含耦合到第二弱态保持路径208的第一强上拉路径241，且还 包含耦合到第一弱态保持路径206的第二强上拉路径246。第一强上拉路径241包含第一 强P沟道晶体管242，其耦合到电源电压VddH且具有耦合到控制路径212的控制端子。第 一强上拉路径241具有第二强ρ沟道晶体管244，其耦合到第一强ρ沟道晶体管242且进一 步耦合到第一节点223。第二强ρ沟道晶体管244具有耦合到第二节点233的控制端子。类似地，第二强上拉路径246具有第一强ρ沟道晶体管248，其耦合到电源电压 VddH且具有耦合到控制路径212的控制端子。第二强上拉路径246还包含第二强ρ沟道晶 体管250，其耦合于第一强ρ沟道晶体管248与第二节点233之间且其具有耦合到第一节点 223的控制端子。输出204经由输出反相器266耦合到第一节点223。控制路径212经由反相器270 耦合到输出204、耦合到第二强上拉路径246的第一强ρ沟道晶体管248的控制端子，且耦 合到第一强上拉路径241的第一强ρ沟道晶体管242的控制端子。控制路径212包含从输 出204到电压上拉逻辑电路210的自计时反馈路径。特定来说，电压上拉逻辑电路210在 节点223或233中的一者从低电压电平转变到高电压电平时开始操作，且继续操作直到第一节点223处的电压转变传播经过输出反相器266到达强上拉路径241和246的晶体管 242和248的控制端子为止。由控制路径212提供到强上拉路径241和246的晶体管242 和248的所得控制信号减活电压上拉逻辑电路210。
在稳态操作期间，电压上拉逻辑电路210断开。特定来说，第一强电流路径241的 晶体管242和244中的至少一者断开(即，不传导)，且第二强电流路径246的晶体管248 和250中的至少一者断开。当低信号(例如，Vss)维持于输入202处时，第一弱态保持路径206的强η沟道晶 体管224断开，且两个弱ρ沟道晶体管220和222接通，从而将第一节点223偏置于高电压 (例如，VddH，在此情况下用以包含将被辨识为“1”信号的电压)。输出反相器266具有耦 合到第一节点223的输入，且输出低电压(例如，Vss，在此情况下用以包含将被辨识为“0” 信号的电压)。第二弱态保持路径208的强η沟道晶体管234接通且弱ρ沟道晶体管230 和232断开，从而将第二节点233偏置于低电压。在电压上拉逻辑电路210中，第一强上拉 路径241的第一晶体管242断开且第二晶体管244接通。相反，第二强上拉路径246的第 一晶体管248接通且第二晶体管250断开。当输入202从低信号转变为高信号(例如，从Vss到VddL)时，第一弱态保持路径 206的强η沟道晶体管224接通，从而将第一节点223从高电压状态(例如，VddH)带到低 电压状态(例如，Vss)。在转变期间，弱ρ沟道晶体管220和222在由VddH和VddL决定的 状态下操作。虽然弱P沟道晶体管222可接通，从而对抗η沟道晶体管234以将第一节点 偏置于高电压状态，但较强的η沟道晶体管224将第一节点拉到低电压状态。类似地，第二 弱态保持路径208的强η沟道晶体管234断开，从而将第二节点233从低电压带到高电压， 但转变受到流经弱P沟道晶体管232的电流的限制。然而当第一节点223转变到低态时，第二强上拉路径246的强ρ沟道晶体管250 接通，同时晶体管248也保持接通。因此，电流流经第二强上拉电流路径246以对强η沟道 晶体管234充电。当第一节点223转变为低态时，输出反相器266从低态转变为高态，其经 由控制路径212提供到晶体管248的控制端子，从而断开第二强上拉路径246。在高信号(例如，VddL)维持于输入202处时，第一弱态保持路径206的强η沟道 晶体管224保持接通且弱ρ沟道晶体管220和222断开，从而将第一节点223偏置于低电 压(例如，VddL)。输出反相器266输出高电压(例如，VddH)。第二弱态保持路径208的强 η沟道晶体管234断开，从而将第二节点233偏置于高电压。在电压上拉逻辑电路210中， 第一强上拉路径241的第一晶体管242接通且第二晶体管244断开。相反，第二强上拉路 径246的第一晶体管248断开且第二晶体管250接通。当输入202从高信号转变为低信号(例如，从VddL到Vss)时，反相器207的输出 从低态转变为高态，从而接通第二弱态保持路径208的强η沟道晶体管234，且将第二节点 233从高电压状态带到低电压状态。在转变期间，弱ρ沟道晶体管230和232在由VddH和 VddL决定的状态下操作。虽然弱ρ沟道晶体管232可接通，从而对抗η沟道晶体管234以 将第二节点偏置于高电压状态，但较强的η沟道晶体管234将第二节点拉到低电压状态。当第二节点233转变到低电压状态时，第一强上拉路径241的强ρ沟道晶体管244 接通，同时晶体管242保持接通。另外，弱ρ沟道晶体管220也接通。因此，电流流经第一 强上拉电流路径241以及第一弱态保持路径206以对第一节点222充电，同时强η沟道晶体管224断开。当第一节点223转变为高态时，输出反相器266从高态转变为低态，其经由 控制路径212和反相器270提供到晶体管242的控制端子，从而断开第一强上拉路径241。
因此，在输入202的转变期间，节点223、233中的一者从高态到低态的初始转变 受到相应弱P沟道晶体管220-222或230-232的限制，但另一节点223或233从低态到高 态的转变受到电压上拉控制电路210的辅助。当输入202保持于高或低信号时，电压上拉 控制电路210断开，且交叉耦合的弱态保持路径206和208保持对输入202处的低电压输 入范围敏感。当输入202处发生转变时，电压上拉逻辑电路210激活以将电流供应到弱态 保持路径206和208以加速向新状态的转变。电压上拉逻辑电路210响应于控制路径212 指示输出204处的转变而减活。电压上拉逻辑电路210因此响应于输入202而提供电流脉 冲以辅助弱态保持路径206和208在状态之间转变。通过选择性地激活电压上拉逻辑电路 210，电平移位电路装置200提供宽范围的输入操作电压和快速输出电平转变。图3是包含电平移位电路装置的系统300的特定说明性实施例的框图。结构302 包含第一输入304，其经耦合以接收存储器单元选择信号。第二输入306经耦合以接收数据 信号。第一输入304提供到第一电平移位电路308，且第二输入306提供到第二电平移位电 路310。存储器阵列312经耦合以接收第一电平移位电路308和第二电平移位电路310的输 出。结构302在第一电压电平Vstruct下操作，且存储器阵列312在第二电压电平Varray 下操作。第一电平移位电路308包含用以接收第一输入304的输入320和用以将第一经电 平移位的电压信号提供到存储器阵列312的输出321。第一电平移位电路308包含耦合到 输入320且耦合到输出321的第一弱态保持路径322。第一弱态保持路径322还耦合到交 叉耦合电路，例如第二弱态保持路径326。电压上拉逻辑电路328耦合到第一弱态保持路径 322且耦合到第二弱态保持路径326。控制路径324耦合到电压上拉逻辑电路328以选择 性地控制电压上拉逻辑电路328的激活。在特定实施例中，第一电平移位电路308可包含 图1到2中说明的电平移位电路装置100或200。第二电平移位电路310包含用以接收第二输入306的输入330和用以将第一经电 平移位的电压信号提供到存储器阵列312的输出331。在特定实施例中，第二电平移位电路 310包含耦合到输入330且耦合到输出331的第一弱态保持路径332。第一弱态保持路径 332还耦合到交叉耦合电路，例如第二弱态保持路径336。电压上拉逻辑电路338耦合到第 一弱态保持路径332且耦合到第二弱态保持路径336。控制路径334耦合到电压上拉逻辑 电路338以选择性地控制电压上拉逻辑电路338的激活。在特定实施例中，第二电平移位 电路310可包含图1到2中说明的电平移位电路装置100或200。在操作期间，第一输入304和第二输入306中的至少一者可处于第一电压电平，例 如Vstruct，但存储器阵列312可由处于第二电压电平(例如，Varray)的电源供电。举例 来说，第一电压电平可小于第二电压电平。电平移位电路306和308可使输入304和306 处的电压电平移位到适于存储器阵列312的电压电平。在特定实施例中，电平移位电路306 和308包含上拉逻辑电路328和338，其分别由控制路径324和334选择性地激活，因此实 现响应于输入信号的改变的快速转变，且还实现宽操作范围。举例来说，电平移位电路306 和308可在包含0. 6-1. 4V的电压范围中操作。图4是使用电路装置(例如，图1到3中说明的电路装置)的电平移位的方法的特定说明性实施例的流程图。在402处，在包含电压上拉逻辑的电平移位电路的输入处接 收输入电压。在特定实施例中，将输入信号应用于第一弱态保持路径。第一弱态保持路径 可包含串联布置的多个弱P沟道晶体管和一强η沟道晶体管。移动到404，从电平移位电路提供输出信号。在特定实施例中，输入信号具有第一 电压且输出信号具有第二电压。前进到406，选择性地激活电平移位电路的电压上拉逻辑电 路。在特定实施例中，电压上拉逻辑电路提供电荷以减少弱态保持路径的转变时间。继续到408，在特定实施例中，将控制信号提供到电压上拉逻辑电路。控制信号可 为响应于输出信号的反馈信号。在特定实施例中，控制信号致使电压上拉逻辑电路停止对 弱态保持路径充电。在特定实施例中，电压上拉逻辑电路的输出包含响应于输入信号而开 始且响应于控制信号而结束的电流脉冲。图5是其中可使用图1到4中描述的电路和方法的实施例的代表性移动通信装置 500的框图。通信装置500包含处理器，例如数字信号处理器(DSP)510。具有电压上拉逻 辑的电平移位电路564耦合到DSP 510以提供DSP 510与存储器装置532之间的电压电平 移位。在说明性实施例中，具有电压上拉逻辑的电平移位电路564包含图1到3中说明的 电路装置100、200、308或310。在说明性实施例中，具有电压上拉逻辑的电平移位电路564 执行图4中说明的方法。图5还展示显示控制器526，其耦合到数字信号处理器510且耦合到显示器528。 编码器/解码器(CODEC) 534也可耦合到数字信号处理器510。扬声器536和麦克风538可 耦合到CODEC 534。图5还指示无线控制器540可耦合到数字信号处理器510且耦合到无线天线542。 在特定实施例中，输入装置530和电源544耦合到芯片上系统522。而且，在特定实施例中， 如图5中说明，显示器528、输入装置530、扬声器536、麦克风538、无线天线542和电源544 在芯片上系统522的外部。然而，每一者可耦合到芯片上系统522的组件，例如接口或控制
ο虽然将具有电压上拉逻辑的电平移位电路564描绘为经耦合以提供DSP 510与存 储器装置532之间的电平移位，但具有电压上拉逻辑的电平移位电路564也可用以提供通 信装置500的使用不同电压电平的其它组件之间的电平移位。举例来说，具有电压上拉逻 辑的电平移位电路564可耦合于芯片上系统522与显示器528、输入装置530、扬声器536、 麦克风538、无线天线542、电源544或其任何组合之间。作为另一实例，具有电压上拉逻辑 的电平移位电路564可耦合于DSP 510与芯片上系统522的任何其它组件之间。作为又一 实例，具有电压上拉逻辑的电平移位电路564可与DSP 510集成以为DSP 510的组件(例 如，DSP 510内的在较低电压电平下操作的寄存器堆)提供电平移位。结合所揭示的系统和方法，电压电平移位可由一装置执行，所述装置包含用于在 对包含电压上拉逻辑的电平移位电路的输入处接收输入电压的装置，例如图1到3中说明 的输入102、202、320和330。所述装置还可包含用于从电平移位电路提供输出信号的装置， 例如图1到3中说明的输出104、204、321和331以及耦合到相应输出的对应电路结构。所 述装置还可包含用于选择性地激活电平移位电路的电压上拉逻辑电路的装置，例如图1到 3中说明的控制路径112、212、324和334。技术人员将进一步了 解，结合本文所揭示的实施例描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清楚地说明 硬件与软件的这种可交换性，上文已大体上在其功能性方面描述了各种说明性组件、块、配 置、模块、电路和步骤。将此类功能性实施为硬件还是软件取决于特定应用和对整个系统施 加的设计约束。熟练的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但 不应将此类实施决策解释为造成与本发明范围的脱离。结合本文所揭示的实施例描述的方法或算法的步骤可直接在硬件中、在由处理器 执行的软件模块中或在所述两者的组合中实施。软件模块可驻存在RAM存储器、快闪存储 器、ROM存储器、PROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸盘、CD-ROM 或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处 理器可从存储媒体读取信息和向存储媒体写入信息。在替代方案中，存储媒体可与处理器 成一体式。处理器和存储媒体可驻存在ASIC中。ASIC可驻存在计算装置或用户终端中。 在替代方案中，处理器和存储媒体可作为离散组件驻存在计算装置或用户终端中。
提供先前对所揭示实施例的描述是为了使所属领域的技术人员能够制作或使用 所揭示实施例。所属领域的技术人员将容易了解对这些实施例的各种修改，且在不脱离本 发明的精神或范围的情况下，本文所界定的一般原理可应用于其它实施例。因此，本发明不 希望限于本文展示的实施例，而是应被赋予与由所附权利要求书界定的原理和新颖特征一 致的可能的最广范围。
权利要求
一种电路装置，其包括输入，其用以接收输入电压信号；输出，其用以提供经电平移位的电压信号；第一弱态保持路径，其耦合到所述输入；第二弱态保持路径，其耦合到所述输出；电压上拉逻辑电路，其耦合到所述第一弱态保持路径且耦合到所述第二弱态保持路径；以及控制路径，其耦合到所述电压上拉逻辑电路以选择性地控制所述电压上拉逻辑电路的激活。
2.根据权利要求1所述的电路装置，其中所述控制路径包括从所述输出到所述电压上 拉逻辑电路的自计时反馈路径。
3.根据权利要求1所述的电路装置，其中所述控制路径将所述输入耦合到所述电压上 拉逻辑电路。
4.根据权利要求3所述的电路装置，其中所述控制路径包括用以提供计时延迟的延迟 逻辑电路。
5.根据权利要求4所述的电路装置，其中所述延迟逻辑电路包含可调整延迟组件。
6.根据权利要求1所述的电路装置，其中所述第一弱态保持路径包括第一弱P沟道晶体管，其包含耦合到电源电压的第一端子、耦合到所述第二弱态保持 路径的控制端子，和第三端子；第二弱P沟道晶体管，其包含耦合到所述第三端子的第四端子、耦合到所述输入的第 二控制端子，和耦合到节点的第五端子，所述节点耦合到所述电压上拉逻辑电路；以及强η沟道晶体管，其包含耦合到所述节点的第六端子、耦合到所述输入的第三控制端 子，和耦合到第二电源电压的第七端子。
7.根据权利要求1所述的电路装置，其中所述第二弱态保持路径包括串联布置的多个 弱P沟道晶体管和一强η沟道晶体管。
8.根据权利要求1所述的电路装置，其中所述电压上拉逻辑电路包括包含至少一个第一晶体管的第一强上拉路径，和包含至少一个第二晶体管的第二强上 拉路径，所述至少一个第二晶体管耦合到所述至少一个第一晶体管。
9.根据权利要求8所述的电路装置，其中所述第一强上拉路径和所述第二强上拉路径 经由反相器耦合。
10.根据权利要求1所述的电路装置，其中所述第一弱态保持路径和所述第二弱态保 持路径经由反相器耦合。
11.根据权利要求10所述的电路装置，其中所述第一弱态保持路径耦合到所述第二强 上拉路径，且其中所述第二弱态保持路径耦合到所述第一强上拉路径。
12.根据权利要求1所述的电路装置，其中所述控制路径耦合到反相器的输出，所述反 相器耦合到所述第二弱态保持路径的元件。
13.一种系统，其包括 存储器阵列；第一输入，其通过第一电平移位电路耦合到所述存储器阵列；第二输入，其通过第二电平移位电路耦合到所述存储器阵列； 其中所述第一电平移位电路包括 输入，其用以接收所述第一输入；输出，其用以将第一经电平移位的电压信号提供到所述存储器阵列； 第一弱态保持路径，其耦合到所述输入且耦合到所述输出； 交叉耦合电路，其耦合到所述第一弱态保持路径； 电压上拉逻辑电路，其耦合到所述第一弱态保持路径；以及控制路径，其耦合到所述电压上拉逻辑电路以选择性地控制所述电压上拉逻辑电路的激活。
14.根据权利要求13所述的系统，其中所述交叉耦合电路包含第二弱态保持路径；
15.根据权利要求13所述的系统，其中所述存储器阵列由处于第二电压电平的电源供 电，且其中所述第一输入和所述第二输入中的至少一者处于第一电压电平。
16.根据权利要求15所述的系统，其中所述第一电压电平小于所述第二电压电平。
17.一种方法，其包括在包含电压上拉逻辑的电平移位电路的输入处接收输入电压；从所述电平移位电路提供输出信号；以及选择性地激活所述电平移位电路的所述电压上拉逻辑电路。
18.根据权利要求17所述的方法，其进一步包括将控制信号提供到所述电压上拉逻辑 电路。
19.根据权利要求18所述的方法，其中所述控制信号是响应于所述输出信号的反馈信号。
20.根据权利要求17所述的方法，其中所述输入信号具有第一电压且所述输出信号具有第二电压。
21.根据权利要求17所述的方法，其中将所述输入信号施加到第一弱态保持路径。
22.根据权利要求21所述的方法，其中所述第一弱态保持路径包括串联布置的多个弱 P沟道晶体管和一强η沟道晶体管。
23.一种装置，其包括用于在包含电压上拉逻辑的电平移位电路的输入处接收输入电压的装置； 用于从所述电平移位电路提供输出信号的装置；以及 用于选择性地激活所述电平移位电路的所述电压上拉逻辑电路的装置。
24.根据权利要求23所述的装置，其进一步包括用于将控制信号提供到所述电压上拉 逻辑电路的装置。
25.根据权利要求24所述的装置，其中所述控制信号是响应于所述输出信号的反馈信号。
全文摘要
在特定实施例中，一种方法包含在包含电压上拉逻辑的电平移位电路的输入处接收输入电压。所述方法包含从所述电平移位电路提供输出信号。所述方法还包含选择性地激活所述电平移位电路的所述电压上拉逻辑电路。
文档编号H03K3/356GK101965684SQ200980107089
公开日2011年2月2日 申请日期2009年1月28日 优先权日2008年1月31日
发明者里图·哈巴, 陈南 申请人:高通股份有限公司