专利名称：用于降低功率放大器中失真的方法和电路的制作方法
技术领域：
本发明大体上涉及集成电路，且更明确地说，涉及一种用于降低功率放大器中失 真的方法和电路。
背景技术：
集成电路是任何电子装置中的整体部分。经常一起使用多种集成电路以实现电子 装置的操作。尽管通常为了特殊应用而设计集成电路，但某些集成电路可具有可配置逻辑。举例来说，专用集成电路(ASIC)可具有包含可配置逻辑的部分。另一类型的具有 可配置逻辑的集成电路是可编程逻辑装置(PLD)。可编程逻辑装置经设计成用户可编程的， 使得用户可实施他们所选择的逻辑设计。一种类型的可编程逻辑装置是复杂可编程逻辑装 置(CPLD)。CPLD包括两个或两个以上“功能块”，所述“功能块”具有通过互连开关矩阵所 连接一起且连接到输入/输出(I/O)资源的二级“与/或(AND/OR)”结构。另一种类型的 可编程逻辑装置是现场可编程门阵列(FPGA)。在典型的FPGA中，可配置逻辑块(CLB)的 阵列耦合到可编程输入/输出块(IOB)。所述CLB和IOB通过可编程路由资源的层级而互 连。对于这两种类型的可编程逻辑装置，装置的功能性出于所述目的而受到向所述装置提 供的配置位流的配置数据位的控制。集成电路可在用于发射数据的布置中使用。因为使用功率放大器(PA)发射的数 据可能会失真，所以可使用预失真电路。预失真的目的是使功率放大器的非线性作用无效。 预失真是通过在发射之前向信号施加非线性滤波器而得以实现。预失真电路通过实施放大 器的逆模型而作用于所发射的数据，以消除PA中的失真。所述预失真电路可为具有施加到 所发射数据的序列的参数向量的函数。然而，在具有可编程逻辑的装置中实施预失真电路 造成许多问题。
发明内容
本发明揭示一种具有用于降低功率放大器中失真的电路的集成电路。所述集成电 路包含预失真电路，其经耦合以接收待放大的信号；样本捕获缓冲器，其耦合到所述预失 真电路的输出及所述集成电路的输入/输出端口 ；以及估计器电路，其耦合到所述样本捕 获缓冲器，其中所述估计器电路基于所述预失真电路的输出及在所述集成电路的输入/输 出端口处所接收的功率放大器的输出而产生用于所述预失真电路的参数。所述集成电路可 进一步包含存储多个参数集的存储器，其中所述多个参数集中的一参数集被选定，且参数 缓冲器经耦合到所述存储器，所述参数缓冲器存储待施加到预失真电路的参数。集成电路 的样本捕获缓冲器和参数缓冲器可包含通过预失真电路和估计器电路来实现对缓冲器的 存取的双端口随机存取存储器。根据替代实施例，具有用于降低功率放大器中失真的电路的集成电路包含可编程 逻辑，所述可编程逻辑包含预失真电路，其经耦合以接收待放大的信号；包含样本捕获缓 冲器的随机存取存储器块，其经耦合以接收预失真电路的输出且经耦合以接收在集成电路的输入/输出端口处的功率放大器的输出；嵌入式处理器，其耦合到随机存取存储器块，其 中所述嵌入式处理器产生用于所述预失真缓冲器的参数。预失真电路可包含数字预失真电 路，其中所述集成电路可进一步耦合到数/模转换器，所述数/模转换器耦合到经耦合以接 收所述预失真电路的输出的所述输入/输出端口。随机存取存储器块的双端口随机存取存 储器的第一端口可经耦合到可编程逻辑，且双端口随机存取存储器的第二端口可借助于总 线而耦合到嵌入式处理器。本发明还揭示一种降低功率放大器中失真的方法。所述方法包含在集成电路的 预失真电路处接收待放大的信号；将预失真电路的输出耦合到集成电路的样本捕获缓冲 器；将在集成电路的输入/输出端口处所接收来自功率放大器的信号耦合到样本捕获缓冲 器；使用耦合到样本捕获缓冲器的估计器电路来产生用于预失真电路的参数；以及在产生 用于预失真电路的参数之后，由所述集成电路重新使用样本捕获缓冲器。产生用于预失真 电路的参数可包含使用集成电路的嵌入式处理器。所述方法可进一步包含基于对待放大信 号的功率测量而选择多个参数集中的一个参数集。耦合预失真电路的输出以及耦合在集成 电路的输入/输出端口处所接收来自功率放大器的信号可包含借助于双端口随机存取存 储器的第一端口将信号耦合到样本捕获缓冲器。所述方法可进一步包含借助于双端口随机 存取存储器的第二端口将样本捕获缓冲器中的数据耦合到嵌入式处理器。
图1为根据本发明实施例的具有可配置逻辑的装置的框图；图2为根据本发明实施例的图1的装置的可配置逻辑元件的框图；图3为根据本发明实施例的具有用于降低功率放大器的输出处的失真的电路的 集成电路的框图；图4为根据本发明实施例的具有用于降低功率放大器的输出处的失真的电路以 及嵌入式处理器的集成电路的框图；图5为根据本发明替代实施例的具有用于降低功率放大器的输出处的失真的电 路以及嵌入式处理器的集成电路的框图；图6为根据本发明实施例的具有用于降低功率放大器的输出处的失真的电路以 及用于修改系数的电路的集成电路的框图；图7为根据本发明实施例的针对具有用于预失真电路的系数的多个参数集展示 随着发射功率而变的邻近信道功率的曲线图；图8为展示根据本发明实施例的降低功率放大器中失真的方法的流程图；图9为展示根据本发明实施例的修改用于集成电路中的预失真电路的系数的方 法的流程图；以及图10为展示根据本发明替代实施例的修改用于集成电路中的预失真电路的系数 的方法的流程图。
具体实施例方式现在参看图1，其展示了根据本发明实施例的具有可配置逻辑的装置的框图。图1 的装置包含具有大量不同的可编程瓦片的FPGA架构100，所述可编程瓦片包括多千兆位收发器(MGT 101)、可配置逻辑块(CLB 102)、随机存取存储器块(BRAM 103)、输入/输出块 (Ι0Β 104)、配置和计时逻辑(CONFIG/CLOCKS 105)、数字信号处理块(DSP 106)、专门输入 /输出块(1/0107)(例如，配置端口和时钟端口)以及例如数字时钟管理器、模/数转换器、 系统监视逻辑等其它可编程逻辑108等。一些FGPA还包括专用处理器块(PR0C 110)。在一些FPGA中，每一可编程瓦片包括具有到每一邻近瓦片中的对应互连元件和 来自每一邻近瓦片中的对应互连元件的标准化连接的可编程互连元件(INT 111)。因此， 一起采用的可编程互连元件为所说明的FPGA实施可编程互连结构。可编程互连元件(INT
111)还包括到同一瓦片内的可编程逻辑元件和来自同一瓦片内的可编程逻辑元件的连接， 如图1顶部处所包括的实例所示。举例来说，CLB 102可包括可经编程以实施用户逻辑的可配置逻辑元件(CLE
112)和单一可编程互连元件(INT111)。除了一个或一个以上可编程互连元件之外，BRAM 103还可包括BRAM逻辑元件(BRL 113)。BRAM包含与配置逻辑块的分布式RAM分离的专 用存储器。通常，包括在瓦片中的互连元件的数目取决于所述瓦片的高度。在图示的实施 例中，BRAM瓦片具有与四个CLB相同的高度，但也可使用其它数目(例如，五)。除了适当 数目个可编程互连元件之外，DSP瓦片106还可包括DSP逻辑元件(DSPL 114)。除了可编 程互连元件(INT 111)的一个例子之外，IOB 104还可包括(例如)输入/输出逻辑元件 (I0L 115)的两个例子。装置的连接位置出于所述目的而受到向所述装置提供的配置位流 的配置数据位的控制。如下文将更详细描述，响应于配置位流的位，可编程互连使得能够使 用包含互连线的连接来将各种信号耦合到以可编程逻辑实施的电路或例如BRAM或处理器 等其它电路。在图示的实施例中，接近裸片中心的柱状区域(在图1中以阴影展示)用于配置、 时钟以及其它控制逻辑。从此柱延伸的水平区域109用于跨FPGA的宽度而分配时钟和配置 信号。一些利用图1中所说明的架构的FPGA包括额外的逻辑块，所述额外的逻辑块破坏用 以组成一大部分FPGA的规则柱状结构。额外的逻辑块可为可编程块和/或专用逻辑。举 例来说，图1中所示的处理器块PROC 110横跨若干列的CLB和BRAM。请注意，图1希望说明仅一示范性FPGA架构。包括在图1的顶部处的一列中的逻 辑块的数目、列的相对宽度、列的数目及排序、包括在列中的逻辑块的类型、逻辑块的相对 尺寸以及互连/逻辑实施方案纯粹是示范性的。举例来说，在实际的FPGA中无论CLB出现 在何处，通常包括CLB的一个以上的邻近列是用以促进用户逻辑的有效实施。本发明的电 路和方法可实施于图1的PLD中，或实施于任何其它适合的装置中，包括具有可编程逻辑的 任一类型的集成电路。现在参看图2，其展示了根据本发明实施例的图1的装置的可配置逻辑元件的框 图。明确地说，图2以简化的形式说明图1的可配置逻辑块102的可配置逻辑元件。所示 的可配置逻辑元件包含两个相似的片，其中每一片包含一对功能产生器。然而，所述可配置 逻辑元件可包含更多的片，例如四个片。每一功能产生器可取决于所配置存储器元件Ml到 M14中的配置数据而在若干模式中的任一模式下起作用。当处于RAM模式下时，输入数据由 输入端子DI_1和DI_2供应到相关联的功能产生器的数据输入(DI)端子。可包含查找表的 每一功能产生器向相关联的多路复用器提供输出信号，所述多路复用器在功能产生器的输 出信号与来自可编程互连元件的相关联的寄存器直接输入信号Reg_DI_l或Reg_DI_2之间进行选择。因此，可任选地将每一功能产生器旁路。当处于查找表模式下时，作为查找表所 实施的每一功能产生器具有四个数据输入信号INO到1N3。片1包含作为经耦合到多路复 用器204的LUT 202而实施的功能产生器。明确地说，LUT 202接收四个输入信号，所述输 入信号经解码以产生与存储在LUT中由输入信号所指定的地址处的数据相关联的输出D1。 多路复用器204适于接收LUT 202的输出以及经寄存的值Reg_DI_l。多路复用器204的输 出经耦合到产生输出Ql的寄存器206。写入控制电路208经耦合以接收RAM控制信号且产生用以控制LUT 202的信号。 除了经耦合以接收DI_1的数据输入(DI)和分别耦合到读取启用输入(R)和写入启用输入 (W)的常规读取和写入控制信号之外，LUT 202还包含用于接收部分复位信号的部分复位 输入(RST)，以及用于接收初始状态信号的初始状态输入(1 。存储器元件的此复位实现 在可编程逻辑装置的部分重新配置(包括操作期间装置的部分重新配置)期间对LUT存储 器单元进行复位。在部分重新配置期间对装置的LUT存储器元件进行复位的一个优点是， 在所述部分重新配置之后，不必循环全部所需要的时钟循环来设定正确的数据。类似地，片 1包含作为耦合到多路复用器212的LUT 210而实施的功能产生器。LUT 210适于接收输 入信号IN4到IN7，而多路复用器212经耦合以接收LUT 210的输出D2以及经寄存的输入 值Reg_DI_2。多路复用器212的输出经耦合到产生输出的寄存器214。写入控制Q2电路 208还产生用于选择性地复位或设定LUT 210的一个或一个以上位的部分复位信号和初始 状态信号。类似地，片2包含作为耦合到多路复用器224的LUT 222而实施的功能产生器。 LUT 222适于接收输入信号IN8到INll，而多路复用器2M经耦合以接收LUT 222的输出以 及经寄存的输入值Reg_DI_3。多路复用器224的输出经耦合到产生输出Q3的寄存器226。 写入控制电路2 经耦合以接收RAM控制信号且产生用以控制LUT 222的信号。明确地说， 输入信号IN8到INll经解码以产生与存储在LUT中由输入信号所指定的地址处的数据相 关联的输出D3。LUT 222包含用于接收部分复位信号的部分复位输入(RST)，以及用于接收 初始状态信号的初始状态输入(IS)。类似地，片2包含作为耦合到多路复用器232的LUT 230而实施的功能产生器。LUT 230适于接收输入信号IN12到1附5，而多路复用器232经 耦合以接收LUT 230的输出D4以及经寄存的输入值Reg_DI_4。多路复用器232的输出经 耦合到产生输出Q4的寄存器234。写入控制电路2 还产生用于选择性地复位或设定LUT 230的一个或一个以上位的部分复位信号和初始状态信号。现在参看图3，其展示了根据本发明实施例的具有用于降低在功率放大器的输出 处的失真的电路的集成电路的框图。明确地说，集成电路301经耦合到功率放大器302。 如下文将更详细描述，可使用模/数转换器(A/D)和数/模转换器(D/A)。所述集成电路 包含预失真电路304，所述预失真电路304经耦合以接收输入信号x(n)且产生输出信号 ζ (η)，所述输出信号ζ (η)包含所述输入信号的经修改版本且经耦合到功率放大器。如上文 所陈述，所述预失真电路修改输入信号以补偿功率放大器中的失真，使得功率放大器的输 出y(n)与输入信号相关。产生用以施加到预失真电路的参数的表征事件开始于从PA的输 入和输出中所捕获数据的预定数目L个样本。从预失真电路的输出中取得输入的样本。因 此，预失真电路的输出和功率放大器的输出经耦合到样本捕获缓冲器306。数字预失真(DPD)涉及在数/模转换之前对数字信号执行操作。如将参考图5更详细描述，通常经由一些模拟电路(之后是模/数转换器)来获得来自PA的输出的样本。 如下文将更详细描述，向样本捕获缓冲器提供的触发实现了基于针对输入信号的所检测功 率值而对预失真电路和功率放大器的输出的存储。向估计电路308提供存储于样本捕获缓 冲器中的值。所述估计电路将产生将施加到预失真电路的参数“a”。所述参数可为传递函 数的系数，所述系数(举例来说)修改输入信号，使得预失真电路的输出抵消功率放大器的 失真。新参数“a”存储于参数缓冲器310中以供预失真电路使用。存在大量可能的用于产 生参数的数值型技术。可使用离散的表征事件，其中在L个样本持续时间的某个时段中找 到与PA最佳匹配的系数。以实例的方式，可使用对L个样本的固定块的最小均方估计。然 而，可使用此项技术中已知用于产生用于预失真电路的参数的任何其它方法。现在参看图4，其展示了根据本发明实施例的具有用于降低在功率放大器的输出 处的失真的电路以及嵌入式处理器的集成电路的框图。图4的集成电路401可分割成(举 例来说)处理实时数字取样的信号的若干组件和关于计算可包含估计系数的参数“a”的若 干组件。图4的实时组件可包含预失真电路402和存储器元件404，但还可包括用于控制这 些组件的电路，例如将触发信号施加到样本捕获缓冲器的电路。存储器元件404可包含样 本捕获缓冲器406、参数缓冲器408以及数据和控制缓冲器410。优选地经由双端口随机存 取存储器(DPRAM)来进行实时组件之间的通信，所述双端口随机存取存储器允许从输入和 输出的两个集合独立地对存储器内容进行存取。可使用嵌入式处理器412来提供估计功能 和产生用于预失真电路的参数，所述参数可由总线414提供到参数缓冲器408。如所展示， 处理器的主要工作存储器优选包含专用嵌入式存储器416，且由嵌入式处理器操纵的所有 数据可通过总线。如下文将更详细描述，可取决于存储于各种存储器中的数据来使用多个 总线。可以可配置逻辑实施预失真电路402，例如图1的电路的可配置逻辑块。类似地， 双端口存储器可实施为双端口随机存取存储器，且可以图1的BRAM实施双端口存储器。最 后，嵌入式处理器412可为图1的处理器110，其中可以运行于嵌入式处理器上的软件来实 施估计电路。可由可用硬件资源构造嵌入式处理器，或可将所述嵌入式处理器实施为原始 硬件。以实例的方式，嵌入式处理器可为硬接线型处理器(例如PowerPC处理器)，或可为 以可配置逻辑实施的处理器(例如Microblaze处理器)，这两者都可从加利福尼亚州的圣 何塞市(San Jose, CA)的赛灵思有限公司(Xilinxdnc.)购得，且可实施于Xilinx可编程 逻辑装置中。在可能的基于所发射信号的状态而进行调节的情况下，嵌入式处理器执行的估计 序列将通过读取和写入数据和控制DPRAM以建立用于数据捕获的触发而开始。举例来说， 试图在不存在正被发射的数据的时间期间产生估计参数将是不明智的。在捕获缓冲器中捕 获了 L个样本之后，可接着由运行于嵌入式处理器上的估计软件处理这些样本，以产生接 着被写入参数缓冲器中的参数。在处理了样本捕获之后，样本捕获缓冲器可用于集成电路， 且尤其可用于嵌入式处理器以供用作另外的工作存储器。存储器在产生参数之后的此可用 性有助于整体硬件效率。如下文将参考图6更详细描述，在实际系统中，估计电路还可使用 例如测量所发射信号等其它功能。这些实时功能包括在预失真电路中，且为估计电路提供 数据和控制存储器以实现这些功能。现在参看图5，其展示了根据本发明替代实施例的具有用于降低在功率放大器的输出处的失真的电路以及嵌入式处理器的集成电路的框图。明确地说，集成电路501包含 经耦合以接收输入信号的基带接口 502，所述基带接口 502的输出经耦合到DUC/CFR电路 504。所述DUC/CFR电路504提供数字上变频转换和峰值因数(crest factor)降低。如此 项技术中众所周知，数字上变频转换将输入信号转换为适当的数字格式，而峰值因数降低 帮助降低峰到峰平均功率比。将DUC/CFR电路504的输出施加到预失真电路304，所述预失 真电路304的输出耦合到数/模转换器506和样本捕获缓冲器306两者。所述样本捕获缓 冲器还从模/数转换器510接收输入。如下文将更详细描述，嵌入式处理器520控制样本 捕获缓冲器以确保向预失真电路提供正确的参数。举例来说，嵌入式处理器确保使所接收 的样本与所发射的样本相对于频率、时间和振幅而对准。除了正对准的信号的振幅之外，将 消除两个信号之间的任何延迟以确保它们在时间上对准。即，由于通过功率放大器所需的 时间将致使信号不再对准，所以有必要调整信号的对准。最后，可将经延迟对准的信号耦合 到频率偏移校正电路，以确保信号的频率相同。此处理可为估计电路的一部分，且更明确地 说，可为运行于嵌入式处理器上的软件中的函数集。所述处理可随着接收到信号而实时地 完成，或可在信号经存储之后完成。嵌入式处理器520可耦合到多个总线。举例来说，可使用第一总线522以在样本 捕获缓冲器512与嵌入式处理器520之间传送数据。可使用单独的总线524以在嵌入式处 理器与代码和数据存储器5 之间耦合数据。尽管可使用单个总线，但使用多个总线的一 个益处是可在不同的数据速率下传送数据。举例来说，来自样本捕获缓冲器的数据可采用 额外的时钟循环以被接收，这是因为所述数据是从可编程逻辑被接收，而来自代码和数据 存储器522的数据可直接由嵌入式处理器存取。可将例如浮点单元(FPU)5^等其它电路 耦合到嵌入式处理器。类似地，可使用主机/外部接口 530和单独的SRAM 532以向代码和 数据存储器5 提供数据。所述代码和数据存储器5 可含有使用嵌入式处理器实施预失 真电路所需的任何必要的计算机代码或数据。现在参看图6，其展示了根据本发明实施例的具有用于修改系数的电路的集成电 路的框图。在系统中实施功率放大器所面临的一个问题是正发射的平均功率可能随时间 而改变。举例来说，在蜂窝式通信系统中，平均功率的变化可能由于业务密度或呼叫负载造 成。当在一个平均功率下计算预失真参数时，当所发射的信号改变到不同的平均功率时，对 失真的校正可能不是有益的。明确地说，在新功率下，可能无法获得邻近信道功率的频谱顺 应性。根据本发明的一个方面，图6的电路介绍了学习过程，所述过程跟踪功率放大器的特 性且同时以查找功能操作，所述查找功能响应于功率变化而应用不同参数。尽管所述学习 过程涉及计算密集的参数估计，但仅查找过程(其计算上简单)需要跟踪功率变化。因此 降低了计算上的处理量要求，且可实现更紧凑的集成数字预失真布置。明确地说，图3的电路已如图6中所展示经过修改以包括用于实施以下过程的电 路如过程A所指定的第一过程，其用于为施加到预失真电路的参数提供查找方法，以及如 过程B所指定的第二过程，用于更新所述参数。根据图6的实施例，参数集查找存储器604 经耦合以从功率测量电路606接收功率值(例如输入信号的平均功率)，以确定向预失真 电路施加何值。功率测量电路可由(例如)确定过程A的操作周期的间隔计时器608来控 制。即，必须根据间隔计时器的输出周期性地将新参数加载到参数缓冲器中。可在足够长 以表示确定信号的频谱特性(例如平均功率)的统计而又足够短以跟踪呼叫负载的时间间隔内持续且重复地测量平均功率。可按(例如)数10毫秒的阶来计算用于确定平均功率 的时间间隔。参数集查找存储器含有具有信息标签的N个参数集，其中N为大于或等于1的配 置变量。所述信息标签可包含(例如)信号的度量(例如，平均功率或信号的功率的方向)、 所使用的捕获信号的度量(例如最大索引或峰的数目)，或例如间隔刻点(interval tick) 等时间。响应于对可每间隔产生一次的新的功率值的确定，参数集查找存储器更新由预失 真电路所使用的参数缓冲器中的参数。如下文将更详细描述，参数集查找存储器规则可根 据范围标准来选择多个参数集中的一参数集。即，参数集可表示功率值的范围，且一个参数 集可对应于给定的功率测量信号或信号的其它度量。可根据由参数更新控制器610所控制的过程B而更新参数集。明确地说，如上文 所陈述，估计电路612经耦合以接收样本捕获缓冲器的输出且产生参数。参数更新控制器 负责根据其经界定的规则来触发估计过程和重写参数集和信息标签。参数更新控制器规则 还优选地基于功率测量。当预失真时，参数集查找存储器和参数更新控制器规则由PA的特 性驱动(即，明确地说明在计算了系数之后，当信号功率改变时会发生什么)。尽管过程B也是重复性的，但其不必具有计时器。可由估计所用的时间来确定过 程B的周期，进而改善电路的硬件效率。参数更新控制器的秒阶的估计时间是可接受的，这 是因为一旦填充了参数集查找存储器，系统就在过程A间隔速率下充分适应。在微处理器 用于估计参数的情况下，除了必定涉及实时逻辑的功率测量以外，可以软件实施实现预失 真的过程。另外，过程A和过程B在实时操作系统环境中可为同时任务。或者，在单线程程 序的情况下，过程B可为循环且过程A可为中断服务例程，其中由间隔计时器提供中断。尽 管已以实例的方式相对于图3的电路展示了用于实施过程A和过程B的电路，但还可以在 图4和图5的实施例中实施这些电路。现在参看图7，其为根据本发明实施例，针对具有用于预失真电路的系数的多个参 数集展示随着发射功率而变的邻近信道功率的曲线图。图7的特性展示了频谱性能对比输 出功率的指标。频谱性能的一个方便的指标是针对正使用的无线发射标准而界定的邻近信 道功率(ACP)。特性的曲线针对估计预失真参数所处的各种功率而展示了 ACP对比发射功 率。展示了标记“SPEC”的线以指示给定的数据发射规范将允许的最大邻近信道功率。如可 见，在中等和高功率下，预失真性能仅符合在估计参数所处的功率(如Pmax、Pl以及P2所 指示)附近的规范。在较低的发射功率等级下，在高于估计参数所处的功率的功率下损害 了预失真性能，但大体上在低于所述功率时不会更糟糕。可见，假如将根据发射功率Pmax、 PI、P2指定的三个参数集存储于参数集查找存储器中，如果过程A将选择最适于发射功率 的集合，那么将确保顺应性。通过实例的方式，如虚线所展示，参数集查找存储器规则针对 低于P_j2的功率选择P2参数集，针对在P_j2与P_jl之间的功率选择Pl参数集，以及针 对高于P_jl的功率选择Pmax参数集。所述规则还需要考虑在已获得了一些或所有的参数 集之前的初始时间周期。优选地，可使用基于输入信号的最大功率值的初始参数集。理想地，无论何时遭遇Pmax、Pl以及P2，参数更新控制器规则都将触发估计功能 且存储参数。尽管功率以某种程度的随机性持续变化，但从不保证将在合理的时间周期中 遭遇这些功率。因此，引入了表示为Δ的容差或变化值。举例来说，无论何时功率处于 Pmax-Δ与Pmax之间(其中Δ为配置变量)都将估计Pmax集。可针对每一参数集单独界定Δ，例如分别针对参数集Pmax、Pl以及P2的Δmax、Δ 1以及Δ 2。变化值用以改善初始 学习性能，且最初设定为广范的。还可取决于参数集查找存储器的状态(例如已估计了多 少个集，以及在哪些功率下估计所述集)来动态地改变所述变化值。随着时间的发展以及 遭遇较接近于ΡΜΑΧ、Ρ1以及Ρ2的功率测量，容差可降低到指定的最小值。如下文将更详细 描述，在所检测的功率落在参数集中的一个的范围内之后，容差可降低到最小值，且更新所 述参数集。应注意，由功率值和变化值所界定的范围可能会重叠，在这种情况下可更新多个 参数集。容差还可经操纵以适应射频(RF)和PA增益中的变化。用于向功率放大器发射信 号的电路的RF部分中以及功率放大器自身中的变化大体上是慢变化。这些变化可(举例来 说)关于热环境中的变化，且可以分钟为时间尺度。由于预失真电路的性能可对增益敏感， 因此需要在给定的时间周期内无条件地重新估计参数。可通过以选定速率随着时间的推移 而增加Δ来实现此重新估计。另外，一些PA将具有类似于Ρ2特性的Pmax特性。S卩，Pmax 处的参数适用于所有的功率。在此情况下，参数集查找存储器可仅包含单个参数集，且适当 的参数更新控制器规则是无论何时功率大于执行估计所处的上个功率都重新估计参数。可 使用图1和图2的装置来实施图3到图6的元件，其中可由FPGA内的可取用硬件资源构造 实时组件，所述FPGA可包括逻辑单元和专用算术和存储器块，且可使用如上陈述的嵌入式 处理器来实施剩余组件。现在参看图8，其为展示了根据本发明实施例的降低在功率放大器中失真的方法 的流程图。明确地说，在步骤802处，接收待在集成电路的预失真电路处放大的信号。在 步骤804处，将预失真电路的输出耦合到样本捕获缓冲器，且在步骤806处，将来自功率放 大器的信号耦合到样本捕获缓冲器。在步骤808处，使用耦合到样本捕获缓冲器的估计器 电路来产生用于预失真电路的参数。在步骤810处，接着确定是否需要样本捕获缓冲器以 产生参数集。如果不是，那么在步骤812处，集成电路装置重新使用样本捕获缓冲器。否 则，就在必要时产生额外的参数集。应注意，可在测量功率落在所述集中的一个的容差带中 的任何时间处产生参数集，且可在不需要样本捕获缓冲器的任何时间处重新使用所述缓冲 器。即，借助于双端口布置，所述样本捕获缓冲器也是嵌入式处理器的工作存储器。在估计 过程中，处理器将需要处理所述捕获缓冲器中的数据，例如，执行过滤或相关。通过使用双 端口 RAMS，这可在无需将经捕获的数据复制到某个其它存储器的情况下实现，从而导致节 约了存储器。在估计的后面阶段，计算由对矩阵执行的运算组成，且不再需要样本捕获物。 在此特点上，可将样本捕获缓冲器重新用作处理器的工作存储器。现在参看图9，其为展示了根据本发明实施例的修改用于集成电路中的预失真电 路的系数的方法的流程图。明确地说，在步骤902处，在预失真电路处接收待由功率放大器 放大的输入信号。在步骤904处，确定与输入信号的信息标签相关联的值。在步骤906处， 产生计时器电路的输出。在步骤908处，响应于计时器电路的输出，基于与输入信号的信息 标签相关联的值而向预失真电路施加系数。计时器电路可为在规则间隔处产生计时器信号 的周期性计时器。在步骤910处，在集成电路的捕获缓冲器处接收功率放大器的输出。在 步骤912处，向捕获缓冲器提供触发信号以捕获预失真电路的输出和与所确定的值相关联 的功率放大器的输出。在步骤914处，比较预失真电路的输出与功率放大器的输出。在步 骤916处，产生待施加到预失真电路的经更新的系数。在步骤918处，基于与输入信号的信息标签相关联的值，在用于存储用于预失真电路的经更新系数的存储器处接收写入控制信 号。在步骤920处，基于与输入信号的信息标签相关联的值，将经更新的系数存储于多个参 数集中的一个中。现在参看图10，其为展示了根据本发明替代实施例的修改用于集成电路中的预失 真电路的系数的方法的流程图。明确地说，在步骤1002处，建立用于与参数集的信息标签 相关联的值的变化值，所述参数集具有用于集成电路的预失真电路的系数。在步骤1004 处，在预失真电路处接收待由功率放大器放大的输入信号。在步骤1006处，确定输入信号 的信息标签的值。在步骤1008处，基于所确定的值选择多个参数集中的一个。在步骤1010 处，在集成电路的捕获缓冲器处接收功率放大器的输出。在步骤1012处，比较由预失真电 路输出的信号与功率放大器的输出。在步骤1014处，接着确定所确定的值是否在与参数集 相关联的信息标签的值的变化值范围内。如果不是，那么在步骤1016处，通过增加变化值 来调整参数集的变化值。如果所述值在范围内，那么在步骤1018处更新第一参数集的系 数。在步骤1020处复位变化值。可使用如上文所描述的图1到图7的电路中的任一个或 某个其它合适的电路来实施图8到图10的方法。因此，可理解，已描述了用于降低功率放大器的输出处的失真的新的且新颖的电 路和方法。所属领域的技术人员将理解，并入有所揭示的本发明的众多替代方案和均等物 将理解为存在的。因此，本发明不受前述实施例的限制，而仅受所附权利要求书的限制。
权利要求
1.一种具有用于降低功率放大器中的失真的电路的集成电路，所述集成电路包含预失真电路，其经耦合以接收待放大的信号；样本捕获缓冲器，其耦合到所述预失真电路的输出及所述集成电路的输入/输出端 口 ；以及估计器电路，其耦合到所述样本捕获缓冲器，其中所述估计器电路基于所述预失真电 路的所述输出及在所述集成电路的所述输入/输出端口处所接收的所述功率放大器的输 出而产生用于所述预失真电路的参数。
2.根据权利要求1所述的集成电路，其进一步包含存储多个参数集的存储器，其中所 述多个参数集中的一参数集被选定以施加到所述预失真电路。
3.根据权利要求2所述的集成电路，其进一步包含耦合到所述存储器的参数缓冲器， 所述参数缓冲器存储所述选定的参数集。
4.根据权利要求1所述的集成电路，其中所述样本捕获缓冲器和所述参数缓冲器包含 通过所述预失真电路和所述估计器电路来实现对所述缓冲器的存取的双端口随机存取存 储器。
5.根据权利要求1所述的集成电路，其中所述预失真电路是以所述集成电路的可编程 逻辑来实施。
6.根据权利要求1所述的集成电路，其中所述估计器电路包含所述集成电路的嵌入式 处理器。
7.根据权利要求6所述的集成电路，其中所述集成电路包含可编程逻辑装置，且所述 样本捕获缓冲器在可取用时作为用于以所述可编程逻辑装置的可编程逻辑实施的电路的 存储器。
8.根据权利要求1所述的集成电路，其中所述预失真电路包含可编程逻辑；所述样本捕获缓冲器包含随机存取存储器块；且所述估计器电路包含嵌入式处理器。
9.根据权利要求8所述的集成电路，其进一步包含经耦合以接收所述预失真电路的输 出的输入/输出端口。
10.根据权利要求9所述的集成电路，其中所述预失真电路包含数字预失真电路，且所 述集成电路进一步耦合到所述经耦合以接收所述预失真电路的所述输出的所述输入/输 出端口处的数/模转换器。
11.根据权利要求9所述的集成电路，其中所述随机存取存储器块的双端口随机存取 存储器的第一端口经耦合到所述可编程逻辑，且所述双端口随机存取存储器的第二端口借 助于总线而耦合到所述嵌入式处理器。
12.根据权利要求8所述的集成电路，其进一步包含耦合到所述嵌入式处理器的参数 缓冲器，所述参数缓冲器存储用于所述预失真电路的所述参数。
13.根据权利要求8所述的集成电路，其进一步包含耦合到所述嵌入式处理器的数据 和控制缓冲器，所述数据和控制缓冲器实现捕获在所述预失真电路的所述输出以及所述功 率放大器的所述输出处的数据。
14.根据权利要求8所述的集成电路，其中所述集成电路包含可编程逻辑装置。
全文摘要
本发明揭示一种具有用于降低功率放大器(302)中的失真的电路的集成电路。所述集成电路包含预失真电路(304、402)，其经耦合以接收待放大的信号(x(n))；样本捕获缓冲器(306、406)，其耦合到所述预失真电路的输出(z(n))以及所述集成电路的输入/输出端口；以及估计器电路(308、520、412、612)，其耦合到所述样本捕获缓冲器，其中所述估计器电路基于所述预失真电路的所述输出以及在所述集成电路的所述输入/输出端口处所接收的所述功率放大器的输出而产生用于所述预失真电路的参数。本发明还揭示一种降低功率放大器中的失真的方法。
文档编号H03F1/32GK102138280SQ200980133928
公开日2011年7月27日 申请日期2009年5月13日 优先权日2008年8月29日
发明者克里斯多夫·H··迪克, 史帝芬·桑摩菲尔德 申请人:吉林克斯公司