专利名称：低功率异步计数器及方法
技术领域：
本发明涉及用于数字锁相环路(DPLL)中的相位累加的技术。
背景技术：
在现代通信电路中，数字锁相环路(DPLL)用以通过锁相到具有已知频率的参考信号来产生具有任意频率的输出信号。为测量输出信号的累加数字相位，DPLL可使用与时间-数字转换器(TDC)组合的计数器。计数器可对输出信号的循环中的累加相位的整数部分进行计数，而TDC可测量累加相位的小数部分。在常规DPLL设计中，计数器通常实施为同步机构，其中(例如)在DPLL输出信号的每个上升沿处对多个D-Q触发器进行同步取样。因为DPLL输出信号可为高频信号，所以此同步机构可消耗相应高功率电平。将需要提供一种新颖DPLL计数器设计，其消耗的功率比现有技术同步计数器少， 同时稳健且设计起来简单。
发明内容
本发明的一方面提供一种用于产生输入信号的已历经循环的数目的数字表示的方法，所述方法包含在所述输入信号的触发事件时取样第一D信号以产生第一 Q信号及第一互补Q信号，所述第一互补Q信号耦合到所述第一 D信号；在所述第一互补Q信号的触发事件时取样第二 D信号以产生第二 Q信号及第二互补Q信号，所述第二互补Q信号耦合到所述第二 D信号；在参考信号的触发事件时取样所述第一 Q信号以产生所述输入信号的已历经循环的所述数目的所述数字表示的第一位；及在所述参考信号的第一延迟版本的触发事件时取样所述第二Q信号以产生所述输入信号的已历经循环的所述数目的所述数字表示的第二位。本发明的另一方面提供一种用于产生输入信号的已历经循环的数目的数字表示的设备，所述设备包含第一信号取样器，其经配置以在所述输入信号的触发事件时取样第一 D信号以产生第一 Q信号及第一互补Q信号，所述第一互补Q信号耦合到所述第一 D信号；第二信号取样器，其经配置以在所述第一互补Q信号的触发事件时取样第二 D信号以产生第二 Q信号及第二互补Q信号，所述第二互补Q信号耦合到所述第二 D信号；第一辅助信号取样器，其经配置以在参考信号的触发事件时取样所述第一Q信号以产生所述输入信号的已历经循环的所述数目的所述数字表示的第一位；及第二辅助信号取样器，其经配置以在所述参考信号的第一延迟版本的触发事件时取样所述第二Q信号以产生所述输入信号的已历经循环的所述数目的所述数字表示的第二位。本发明的又一方面提供一种用于产生输入信号的已历经循环的数目的数字表示的设备，所述设备包含用于对输入信号的已历经循环的所述数目进行异步计数的计数装置；及用于以恰当延迟对所述计数装置进行取样以产生所述输入信号的已历经循环的所述数目的所述数字表示的取样装置。
本发明的再一方面提供一种用于产生输入信号的已历经循环的数目的数字表示的计算机程序产品，所述产品包含计算机可读媒体，其包含用于使计算机在所述输入信号的触发事件时取样第一 D信号以产生第一 Q信号及第一互补Q信号的代码，所述第一互补Q信号耦合到所述第一 D信号；用于使计算机在所述第一互补Q信号的触发事件时取样第二 D信号以产生第二 Q信号及第二互补Q信号的代码，所述第二互补Q信号耦合到所述第二 D信号；用于使计算机在参考信号的触发事件时取样所述第一 Q信号以产生所述输入信号的已历经循环的所述数目的所述数字表示的第一位的代码；及用于使计算机在所述参考信号的第一延迟版本的触发事件时取样所述第二Q信号以产生所述输入信号的已历经循环的所述数目的所述数字表示的第二位的代码。
图1描绘现有技术DPLL 10的实施方案。图2说明在操作期间存在于DPLL 10中的逻辑信号的例子。图3描绘用于图1的DPLL 10中的计数器118的现有技术计数器实施方案300的实例。图4说明存在于图3中所示的现有技术计数器实施方案300中的逻辑信号的例子。图5描绘根据本发明的异步计数器的示范性实施例500。图6描绘存在于图5中所示的示范性异步计数器实施方案500中的逻辑信号的例子。图7描绘使用信号路径延迟匹配技术实施的图5中所描绘的延迟模块502的示范性实施例700。图8说明存在于图7中所示的示范性延迟模块700中的逻辑信号的例子。图9描绘根据本发明的方法的示范性实施例。
具体实施例方式以下结合附图阐述的具体实施方式
意在作为本发明的示范性实施例的描述，且并不意在表示可实践本发明的仅有示范性实施例。在此描述各处所使用的术语“示范性”的意思是“充当实例、例子或说明”，且应未必被解释为相对于其它示范性实施例优选或有利。
具体实施方式
包括特定细节以便实现提供对本发明的示范性实施例的透彻理解的目的。所属领域的技术人员将显而易见可在无这些特定细节的情况下实践本发明的示范性实施例。 在一些例子中，按框图形式展示众所周知的结构及装置以便避免模糊本文中呈现的示范性实施例的新颖性。在本说明书中及在权利要求书中，应理解当一元件被称为“连接”或“耦合”到另一元件时，其可直接连接或耦合到另一元件，或可存在介入元件。相比来说，当一元件被称为“直接连接到”或“直接耦合到”另一元件时，不存在介入元件。图1描绘现有技术DPLL 10的实施方案。DPLL 10包括数字相位比较器102、数字环路滤波器106、数字控制振荡器(DCO) 114、计数器118、时间-数字转换器(TDC) 120、校准乘法器124及组合器126。
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在操作期间，DCO 114产生具有由数字输入信号112a控制的频率的输出信号 114a。输出信号114a(也表示为DCLK)及参考信号130a(也表示为FCLK)被同时提供到计数器118及TDC 120。一般来说，参考信号130a的频率可低于输出信号114a的频率。计数器118及TDC 120可经配置以周期性测量从参考时间起已历经的DCO输出信号114a的循环的累积数目，其中计数器118对已历经循环数目的整数部分进行计数，且TDC 120测量剩余小数部分。TDC输出信号120a在与计数器输出118a组合(126)以形成组合器输出信号126a之前进一步乘以(124)校准因子kc 122。组合器输出信号126a表示DCO输出信号 114a的所测量的累加相位。在图1中，组合器输出信号126a与累加目标相位IOOa比较(102)以产生相位比较器输出102a，接着将所述相位比较器输出102a提供到环路滤波器106。将环路滤波器输出 106a提供到增益元件112以产生信号112a，继而提供信号112a以控制DCO输出信号114a 的频率。所属领域的一般技术人员将了解，DPLL 10产生经锁相到参考信号130a的输出信号 114a。请注意，仅出于说明性目的展示图1中的DPLL 10的现有技术实施方案。所属领域的一般技术人员将了解，本发明的技术可易于应用于替代性DPLL架构(图中未绘示)。 举例来说，DPLL 10可并入有图1中未展示的额外滤波或增益元件。此外，DPLL 10可并入有用于使用(例如)此项技术中众所周知的两点调制技术来调制DCO输出信号的频率、振幅或相位的其它元件。预期这些示范性实施例处于本发明的范围内。图2说明在操作期间存在于DPLL 10中的逻辑信号的例子。在图2中，连同参考信号130a的例子或FCLK展示DCO输出信号114a的例子或DCLK。计数器输出信号118a指示从参考时间t = t0起已历经的DCLK的循环的累积整数数目。同时，可观察到经校准TDC 输出信号124a在FCLK的每一上升沿上指示在FCLK的所述上升沿与紧接于前的DCLK的上升沿之间历经的时间(以信号114a的循环表达)。通过将计数器输出信号118a与经校准 TDC输出信号124a组合而于FCLK的上升沿上产生组合器输出信号126a。举例来说，在时间t = tl处，计数器输出信号118a具有值3，且经校准TDC输出信号124a具有值0. 25，组合以产生组合器输出信号126a的3. 25个循环的总累加相位。类似地，在时间t = t2处，计数器输出信号118a具有值6，且经校准TDC输出信号124a具有值 0. 5，组合以产生组合器输出信号126a的6. 5个循环的总累加相位。请注意，所属领域的一般技术人员将了解，图1及图2中所示的组合器输出信号 126a及其它信号可大体上用任意单位表达，且本发明的范围不限于所使用的任何特定单位。举例来说，信号126a可用FCLK的循环来表达，或表达为图2中展示或未展示的任何单位的按比例缩放版本。预期这些示范性实施例处于本发明的范围内。请注意，图2中的信号只是出于说明的目的来展示，且并不意在将本发明的范围约束于所示的DCLK与FCLK的任何特定关系。举例来说，在替代示范性实施例(图中未绘示)中，DCLK与FCLK的相对频率可不同于所展示的相对频率。预期这些示范性实施例处于本发明的范围内。图3描绘用于图1的DPLL 10中的计数器118的现有技术计数器实施方案300的实例。在图3中，计数器300输出形成从给定时间起在DCLK中已历经的循环的数目的二进制表示的多个位d0、dl、d2等。为导出这些位，多个D-Q触发器301及一逻辑模块350经配置以保持在DCLK中已历经的循环的数目的连续计数(running tally)。多个触发器301 内的每一 D-Q触发器可由一参考数字301. η表示，其中变量η —般为对多个这些元件内的一元件的每一例子的索引。确切地说，D-Q触发器301经配置为计数器触发器，其Q输出共同以二进制记数法表示在任何时间的DCLK的已历经循环的数目。逻辑模块350经配置以使D-Q触发器301的输出位递增。在所展示的示范性实施例中，逻辑模块350输入D-Q触发器301的Qb (反相)输出，确定Q(非反相)输出的相应值，且使所述值递增(例如)一。逻辑模块350将递增的值提供回到触发器301的D输入，以在DCLK的下一上升沿上同步取样。确切地说，将信号 DCLK提供到触发器301的CLK输入(常规地标记为每一触发器的侧向三角形)。类似地，触发器301的Q输出由D-Q触发器310在FCLK的上升沿上同步取样以产生位d0、dl、d2等。图4说明存在于图3中所示的现有技术计数器实施方案300中的逻辑信号的例子。在图4中，在DCLK的接连上升沿上对包括301. 1,301. 2及301. 3的所有D-Q触发器301的D输入进行取样以产生每一触发器的输出Q/Qb。举例来说，在时间t = tl处， DCLK 的相应上升沿针对 301. I(Q)/301. I(Qb)产生值 0/1，针对 301. 2 (Q)/301. 2 (Qb)产生值0/1，且针对301. 3 (Q)/301. 3 (Qb)产生值0/1。在时间t = t2处，DCLK的相应上升沿针对 301. I(Q)/301. I(Qb)取样值 1/0，针对 301. 2 (Q)/301. 2 (Qb)取样值 0/1，且针对 301. 3 (Q)/301. 3 (Qb)取样值0/1。请注意，在在DCLK的上升沿上对触发器301进行同步取样之后，所有Q/Qb输出大体上在大致相同时间(即，在DCLK的上升沿之后的预规定时钟到输出时间td)可用。随后，使用触发器310在FCLK的上升沿上对D-Q触发器301的Q/Qb 输出进行同步取样以产生位d0、dl、d2。举例来说，在时间t = tS处，FCLK的相应上升沿针对输出d0/dl/d2取样值0/0/1。所属领域的一般技术人员将了解，在图3中所描绘的同步计数器实施方案300中， 要求信号DCLK驱动多个触发器301中的每一触发器301. η的D输入。因为DCLK —般可为高频信号，所以在DCLK的每个循环上驱动所有D-Q触发器301的D输入中所消耗的功率可为相应地高。此功率消耗可能为浪费的，因为计数器输出d0、dl、d2等仅可在相对较慢参考信号FCLK的每个循环由DPLL取样一次。图5描绘根据本发明的异步计数器的示范性实施例500。在图5中，触发器501串联连接，其中第一触发器501. 1的CLK输入直接耦合到DCLK，且每一触发器501. η的Qb输出信号耦合到紧接于后的触发器501. (η+1)的CLK输入。此外，每一触发器501. η的Qb输出信号反馈到同一触发器的D输入。同时，每一触发器501. η的Q输出信号耦合到多个触发器510中的相应触发器510. η的D输入。触发器510由FCLK的连续延迟版本FCLK_dl、 FCLK_d2等计时。在所展示的示范性实施例中，FCLK的延迟版本由延迟模块502产生。所属领域的一般技术人员将了解，每一触发器501. η的Qb输出耦合回到同一触发器的D输入使每一触发器的Q输出以其相应CLK输入的频率双态触发。所属领域的一般技术人员将了解，通过将每一触发器501. η的Qb输出进一步耦合到后继的触发器501. (η+1) 的CLK输入，使用所展示的触发器501的配置实现二进制增量的操作。为说明触发器501的功能性，图6描绘存在于图5中所示的示范性异步计数器实施方案500中的逻辑信号的例子。在图6中，将第一触发器501. 1的互补输出501. I(Q)/501. I(Qb)展示为由于输出501. I(Qb)耦合回到触发器501. 1的输入501. I(D) 的事实而在DCLK的每个上升沿上双态触发。输出501. I(Q)/501. I(Qb)大体上在取样信号 DCLK的上升沿之后的预规定时钟到输出时间td处可用。同时，在信号501. I(Qb)的上升沿上对从反馈信号501. 2 (Qb)导出的到后续触发器501. 2的D输入进行取样以产生互补输出 501. 2 (Q) /501. 2 (Qb)。输出 501. 2 (Q)及 501. 2 (Qb)大体上在取样信号 501. 1 (Qb)的上升沿之后的时间td处，或等效地，在DCLK的上升沿之后的2*td处可用。类似地，大体上在信号501. (n-1) (Qb)的上升沿上对到每一后续触发器501. η的D输入进行取样以产生互补输出501. η (Q)/501. b (Qb)。一般来说，由于存在于触发器501的异步取样机构中的延迟，每一触发器501. η的输出501. η (Q)/501. η (Qb)在DCLK的每一上升沿之后的大致间隔n*td处可用。请注意，就异步计数器500来说，信号DCLK仅需要驱动单个触发器501. 1的时钟输入，而用于触发器501. η (η Φ 1)的剩余部分的时钟输入是从紧接于前的触发器的Qb输出导出。此与图3中所示的同步计数器300形成对比，在同步计数器300中，要求信号DCLK 驱动多个触发器301的所有CLK输入。因为每一触发器501. η的Qb输出信号的频率至多等于DCLK的频率，且一般来说小于DCLK的频率，所以可观察到触发器501消耗的功率比图 3中所描绘的现有技术计数器实施方案300中的多个触发器301少。此外，单独的逻辑模块 350对于计数器500来说并非必要，因为如先前所描述递增逻辑直接建置于触发器501的配置中。如上文所描述，由于多个触发器501的异步性质，触发器501. η的输出信号可用于以相对于DCLK的上升沿变化的延迟进行取样。图5及图6进一步说明使用延迟模块502的触发器501的输出的异步取样。在图5中，在时间t = tFCLK处在参考信号FCLK的上升沿上对触发器510. 1 (其D输入耦合到触发器501. 1的Q输出信号)进行取样以产生第一输出位d0。触发器510. 2(其D输入耦合到触发器501. 2的Q输出信号)由FCLK的延迟版本 FCLK_dl在时间t = tFCLK_dl处取样以产生第二输出位dl。类似地，触发器510. 3 (其D 输入耦合到触发器501. 3的Q输出信号)由FCLK的延迟版本FCLK_d2在时间t = tFCLK_ d2处取样以产生输出位d2。图6展示这些信号的时序。所属领域的一般技术人员将了解， 所揭示的技术可应用以建构适应于任意数目个输出位的异步计数器。如参考图5及图6所描述，延迟模块502可经配置以使FCLK信号延迟连续增加的量，以确保仅在其已具有足够时间来稳定之后才对到触发器510. η的D输入信号进行取样。 在示范性实施例中，为对触发器510. η的D输入进行取样，FCLK信号被延迟预先计算的间隔n*td_maX加某容限，其中td_max表示多个触发器中的所有触发器501. η的时钟到输出时间的最大值。所属领域的一般技术人员将了解，可根据(例如)计算机电路模拟及/或其它技术来确定td_maX的恰当值。为避免如上文所述预先计算参数tdjiiax的值的需要，且为增加异步计数器设计的稳健性，根据本发明的另一方面，可使用信号路径延迟匹配技术来实施延迟模块502。图 7描绘使用这些信号路径延迟匹配技术实施的图5中所描绘的延迟模块502的示范性实施例700。在图7中，延迟模块700并入有串联耦合的多个触发器720，其中触发器720的延迟特性经设计以与异步计数器500中的相应触发器501的延迟特性匹配。每一触发器720. η的Q输出耦合到紧接于后的触发器720. (η+1)的CLK输入。经由延迟，每一触发器720. η的Q输出进一步耦合到同一触发器720. η的复位(R)输入。在图7中，由两个串联耦合的反相器740. na及740. nb产生延迟。每一触发器720. η的Q输出进一步耦合到固定延迟元件730. η，所述固定延迟元件 730. η使相应Q输出延迟一延迟Τ。每一固定延迟元件730. η的输出可提供为由延迟模块 502产生的FCLK的连续延迟版本。举例来说，延迟元件730. 2的输出可提供为如图7中所示的FCLK_dl，而延迟元件730. 3的输出可提供为FCLK_d2。图8说明图7中所示的示范性延迟模块700中存在的逻辑信号的例子。在图8中， 可观察到触发器720. 1的Q输出信号中的上升沿以恰当延迟td跟随参考信号FCLK中的相应上升沿。使触发器720. 1的Q输出信号进一步延迟一间隔T以产生信号FCLK_dl。类似地，可观察到下一触发器720. 2的Q输出信号中的上升沿以恰当延迟td跟随触发器720. 1 的Q输出信号中的上升沿。触发器720. 2的Q输出信号进一步延迟一间隔T以产生信号 FCLK_d2。在示范性实施例中，可选择间隔T以允许以足够时间容限对触发器510. η进行取样，以允许触发器501的输出信号在计数器500中稳定。图9描绘根据本发明的方法的示范性实施例。请注意，所述方法仅出于说明性目的来展示，且并不意在将本发明的范围约束于所明确揭示的任何特定方法。在图9中，在步骤900，所述方法在输入信号的触发事件时取样第一 D信号以产生第一 Q/Qb输出。在步骤910，所述方法在第一 Qb输出的触发事件时取样第二 D信号以产生第二 Q/ Qb输出。在步骤920，所述方法在参考信号的触发事件时取样第一 Q输出以产生输入信号的已历经循环的数目的数字表示的第一位。在步骤930，所述方法在参考信号的第一延迟版本的触发事件时取样第二 Q输出以产生数字表示的第二位。所属领域的技术人员应理解，可使用多种不同技艺及技术中的任一者表示信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示可能贯穿以上描述所引用的数据、指令、命令、信息、信号、位、符号及码片。所属领域的技术人员将进一步了解，结合本文中所揭示的示范性实施例而描述的各种说明性逻辑块、模块、电路及算法步骤可实施为电子硬件、计算机软件或两者的组合。 为了清楚说明硬件与软件的此可互换性，各种说明性组件、块、模块、电路及步骤已根据其功能性而在上文大体描述。此功能性实施为硬件还是软件取决于特定应用及强加于整个系统的设计约束。所属领域的技术人员可对于每一特定应用以变化的方式实施所描述的功能性，但这些实施决策不应被解释为导致脱离本发明的示范性实施例的范围。可通过通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文中所描述的功能的任何组合来实施或执行结合本文中所揭示的示范性实施例而描述的各种说明性逻辑块、模块及电路。通用处理器可为微处理器，但在替代方案中，处理器可为任一常规处理器、控制器、微控制器或状态机。处理器也可被实施为计算装置的组合， 例如，DSP与微处理器的组合、多个微处理器、结合一 DSP核心的一个或一个以上微处理器或任何其它此类配置。结合本文中所揭示的示范性实施例而描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中或两者的组合中。软件模块可驻留于随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程 ROM(EEPROM)、寄存器、硬盘、可装卸盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息及将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器及存储媒体可驻留于ASIC 中。所述ASIC可驻留于用户终端中。在替代方案中，处理器及存储媒体可作为离散组件驻留于用户终端中。在一个或一个以上示范性实施例中，所描述的功能可实施于硬件、软件、固件或其任何组合中。如果实施于软件中，则所述功能可作为一个或一个以上指令或代码而存储于计算机可读媒体上或经由计算机可读媒体传输。计算机可读媒体包括计算机存储媒体与通信媒体两者，通信媒体包括促进将计算机程序从一处传送到另一处的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。作为实例而非限制，这些计算机可读媒体可包含 RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以载运或存储呈指令或数据结构形式的所要程序代码且可由计算机存取的任何其它媒体。 又，可适当地将任何连接称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波等无线技术从网站、服务器或其它远程源传输软件，则同轴电缆、光纤电缆、双绞线、DSL或例如红外线、无线电及微波等无线技术均包括于媒体的定义中。在本文中使用时，磁盘及光盘包括压缩光盘(CD)、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式再生数据，而光盘以光学方式用激光再生数据。以上各者的组合也应包括于计算机可读媒体的范围内。提供对所揭示示范性实施例的先前描述以使所属领域的任何技术人员能够制作或使用本发明。所属领域的技术人员将显而易见对这些示范性实施例的各种修改，且在不脱离本发明的精神或范围的情况下，本文中定义的一般原理可应用于其它示范性实施例。 因此，本发明并不意在限于本文中所展示的示范性实施例，而应被赋予与本文中所揭示的原理及新颖特征相一致的最广范围。
1权利要求
1.一种用于产生输入信号的已历经循环的数目的数字表示的方法，所述方法包含在所述输入信号的触发事件时对第一 D信号进行取样以产生第一 Q信号及第一互补Q 信号，所述第一互补Q信号耦合到所述第一 D信号；在所述第一互补Q信号的触发事件时对第二 D信号进行取样以产生第二 Q信号及第二互补Q信号，所述第二互补Q信号耦合到所述第二 D信号；在参考信号的触发事件时对所述第一Q信号进行取样以产生所述输入信号的已历经循环的所述数目的所述数字表示的第一位；以及在所述参考信号的第一延迟版本的触发事件时对所述第二Q信号进行取样以产生所述输入信号的已历经循环的所述数目的所述数字表示的第二位。
2.根据权利要求1所述的方法，其进一步包含，对于所述输入信号的循环的所述数目的所述数字表示中的多个位在第(n-1)互补Q信号的触发事件时对第η D信号进行取样以产生第η Q信号及第η 互补Q信号，所述第η互补Q信号耦合到所述第η D信号；以及在所述参考信号的第(n-1)延迟版本的触发事件时对所述第η Q信号进行取样以产生所述输入信号的循环的所述已历经数目的所述数字表示的第η位；其中η为对所述输入信号的循环的所述已历经数目的所述数字表示中的所述位的索弓丨，且η大于或等于3。
3.根据权利要求1所述的方法，每一信号的所述触发事件为所述信号的上升沿。
4.根据权利要求1所述的方法，所述输入信号为数字锁相环路中的数字控制振荡器 (DCO)的输出信号，已历经循环的所述数目表示所述DCO输出信号的累加相位的整数部分。
5.根据权利要求1所述的方法，所述参考信号的所述第一延迟版本相对于所述参考信号延迟一固定延迟。
6.根据权利要求1所述的方法，其进一步包含在所述参考信号的触发事件时对静态逻辑信号进行取样以产生第一延迟Q信号； 将所述第一延迟Q信号延迟第一预定延迟以产生所述参考信号的所述第一延迟版本；以及在所述第一延迟Q信号的延迟版本的触发事件时复位所述第一延迟Q信号。
7.根据权利要求6所述的方法，所述静态逻辑信号为逻辑“高”。
8.根据权利要求6所述的方法，其进一步包含，对于所述输入信号的循环的所述数目的所述数字表示中的多个位，重复以下步骤在第(n-1)互补Q信号的触发事件时对第η D信号进行取样以产生第η Q信号及第η 互补Q信号，所述第η互补Q信号耦合到所述第η D信号；以及在所述参考信号的第(n-1)延迟版本的触发事件时对所述第η Q信号进行取样以产生所述输入信号的循环的所述数目的所述数字表示的第η位；其中η为对所述输入信号的循环的所述数目的所述数字表示中的所述位的索引，且η 大于或等于3 ；所述方法进一步包含在第(n-1)延迟Q信号的触发事件时取样静态逻辑信号以产生第η延迟Q信号； 将所述第η延迟Q信号延迟第η预定延迟以产生所述参考信号的所述第η延迟版本；以及在所述第η延迟Q信号的延迟版本的触发事件时复位所述第η延迟Q信号。
9.一种用于产生输入信号的已历经循环的数目的数字表示的设备，所述设备包含第一信号取样器，其经配置以在所述输入信号的触发事件时对第一 D信号进行取样以产生第一 Q信号及第一互补Q信号，所述第一互补Q信号耦合到所述第一 D信号；第二信号取样器，其经配置以在所述第一互补Q信号的触发事件时对第二 D信号进行取样以产生第二 Q信号及第二互补Q信号，所述第二互补Q信号耦合到所述第二 D信号；第一辅助信号取样器，其经配置以在参考信号的触发事件时对所述第一 Q信号进行取样以产生所述输入信号的已历经循环的所述数目的所述数字表示的第一位；以及第二辅助信号取样器，其经配置以在所述参考信号的第一延迟版本的触发事件时对所述第二Q信号进行取样以产生所述输入信号的已历经循环的所述数目的所述数字表示的笛一位
10.根据权利要求9所述的设备，每一信号取样器包含一D-Q触发器。
11.根据权利要求9所述的设备，每一信号的所述触发事件为所述信号的上升沿。
12.根据权利要求9所述的设备，其进一步包含第η信号取样器，其经配置以在第(η-1)互补Q信号的触发事件时对第η D信号进行取样以产生第η Q信号及第η互补Q信号，所述第η互补Q信号耦合到所述第η D信号；以及第η辅助信号取样器，其经配置以在所述参考信号的第(η-1)延迟版本的触发事件时对所述第η Q信号进行取样以产生所述输入信号的循环的所述数目的所述数字表示的第η 位；其中η为对所述输入信号的已历经循环的所述数目的所述数字表示中的所述位的索弓丨，且η大于或等于3。
13.根据权利要求9所述的设备，所述输入信号为数字锁相环路中的数字控制振荡器 (DCO)的输出信号，已历经循环的所述数目表示所述DCO输出信号的累加相位的整数部分。
14.根据权利要求9所述的设备，所述参考信号的所述第一延迟版本相对于所述参考信号延迟一固定延迟。
15.根据权利要求9所述的设备，其进一步包含匹配延迟取样线，其包含第一匹配取样器，其经配置以在所述参考信号的触发事件时对静态逻辑信号进行取样以产生第一延迟Q信号，所述第一延迟Q信号在所述第一延迟Q信号的延迟版本的触发事件时复位；以及第一延迟元件，其用于将所述第一延迟Q信号延迟第一预定延迟以产生所述参考信号的所述第一延迟版本。
16.根据权利要求15所述的设备，所述静态逻辑信号为逻辑“高”。
17.根据权利要求15所述的设备，所述设备进一步包含第η信号取样器，其经配置以在第(η-1)互补Q信号的触发事件时对第η D信号进行取样以产生第η Q信号及第η互补Q信号，所述第η互补Q信号耦合到所述第η D信号；以及第η辅助信号取样器，其经配置以在所述参考信号的第(η-1)延迟版本的触发事件时对所述第η Q信号进行取样以产生所述输入信号的循环的所述数目的所述数字表示的第η位；其中η为对所述输入信号的已历经循环的所述数目的所述数字表示中的所述位的索引，且η大于或等于3 ；所述匹配延迟线进一步包含第(η-1)延迟线取样器，其经配置以在第(η-1)延迟Q信号的触发事件时对静态逻辑信号进行取样以产生第η延迟Q信号，所述第η延迟Q信号在所述第η延迟Q信号的延迟版本的触发事件时复位；以及第(η-1)延迟元件，其将所述第η延迟Q信号延迟第η预定延迟以产生所述参考信号的所述第η延迟版本。
18.一种用于产生输入信号的已历经循环的数目的数字表示的设备，所述设备包含 用于对输入信号的已历经循环的所述数目进行异步计数的计数装置；以及用于以恰当延迟对所述计数装置进行取样以产生所述输入信号的已历经循环的所述数目的所述数字表示的取样装置。
19.一种用于产生输入信号的已历经循环的数目的数字表示的计算机程序产品，所述产品包含计算机可读媒体，其包含用于使计算机在所述输入信号的触发事件时对第一D信号进行取样以产生第一 Q信号及第一互补Q信号的代码，所述第一互补Q信号耦合到所述第一 D信号；用于使计算机在所述第一互补Q信号的触发事件时对第二D信号进行取样以产生第二 Q信号及第二互补Q信号的代码，所述第二互补Q信号耦合到所述第二 D信号；用于使计算机在参考信号的触发事件时对所述第一Q信号进行取样以产生所述输入信号的已历经循环的所述数目的所述数字表示的第一位的代码；以及用于使计算机在所述参考信号的第一延迟版本的触发事件时对所述第二Q信号进行取样以产生所述输入信号的已历经循环的所述数目的所述数字表示的第二位的代码。
全文摘要
本发明提供用于低功率异步计数器的设计技术。在示范性实施例中，多个触发器的时钟输入及信号输出串联连接以实施异步计数机构。所述多个触发器的信号输出由参考信号的连续延迟版本进行取样。本发明揭示用于产生参考信号的连续延迟版本的其它设计技术。在示范性实施例中，异步计数技术可用于数字锁相环路(DPLL)的高速计数器中。
文档编号H03K21/12GK102171929SQ200980139197
公开日2011年8月31日 申请日期2009年10月8日 优先权日2008年10月8日
发明者张刚 申请人:高通股份有限公司