专利名称：动态时钟反馈锁存电路以及其锁存方法
技术领域：
本发明涉及数字电路的动态逻辑，尤其涉及一种锁存(latch)电路。
背景技术：
为了于单位时间内可以处理更多的指令，需要缩短微处理器的时钟周期的时间。 为了符合此需求，其中一种作法为缩减电路元件尺寸并改良相关制程。另一种作法则是使 用动态逻辑，特别是使用于关键时序路径(criticaltiming paths)上。然而，即使是动态 所估算的数据信号仍必须加以锁存。传统静态锁存电路(static latch)所造成的延迟时 间占用时钟周期时间(或半个时钟周期时间)相当的比例，进而剥夺了剩余的时钟周期时 间给动态逻辑以进行数据估算。因此，需要提出一种方法以减少锁存动态估算数据相关的 延迟时间。
发明内容
根据本发明特征之一，本发明提出一种动态时钟反馈锁存电路。动态时钟反馈锁 存电路包含一反馈路径，用以接收一时钟输入及多个数据输入；当时钟输入下降至低电平 时，反馈路径输出产生一数据值，其为数据输入的函数；当时钟输入上升至高电平并经一延 迟期间后，反馈路径输出产生一预设锁存值。动态时钟反馈锁存电路还包含一第一晶体管， 当时钟输入为低电平时，提供一充电路径于一电压源及一节点之间，用以将节点预充电至 一高逻辑值；当时钟输出为高电平时，则不提供充电路径。动态时钟反馈锁存电路还包含一 第二晶体管，当时钟输入为高电平时，提供一放电路径，用以选择性地将节点由预充电的高 逻辑值放电至一低逻辑值；当时钟输入为低电平时，则不提供放电路径。动态时钟反馈锁存 电路还包含一第三晶体管，耦接于节点和第二晶体管之间，并受控于反馈路径的输出，在延 迟期间，当数据值为高电平时，则经由第二晶体管的放电路径将节点放电至一低逻辑值；当 数据值为低电平时，则通过第三晶体管使得节点保持在预充电的高逻辑值。其中，当时钟输 出上升至高电平并经过延迟期间后，反馈路径产生预定锁存值，其使得数据值的反相值被 锁存于节点。根据本发明另一特征，本发明提出一种以动态时钟反馈方式的数据值锁存方法。 当时钟输入为低电平时，将一节点预充电至一高逻辑值。当时钟输入下降至低电平时，输出 产生一数据值，其为多个数据输入的函数。在时钟输入为高电平之前段期间，当数据值为高 电平时，则将节点放电至一低逻辑值；当数据值为低电平时，则让节点保持在预充电的高逻 辑值。在时钟输入为高电平之后段期间，输出产生一预设值，以隔离节点，用以锁存节点于 前段期间因放电所产生的低逻辑值或者所保持的高逻辑值。
图1显示本发明第一实施例的动态时钟反馈锁存电路。图2显示本发明第二实施例的动态时钟反馈锁存电路。
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图3显示本发明第三实施例的动态时钟反馈锁存电路。
主要元件符号说明
100(第一实施例)动态时钟反句衰锁存电路
101第一反相器
102第二反相器
103第三反相器
104第四反相器
105第五反相器
112与非门
112A第一与非门
112B第二与非门
116多工器
122输入端SHIFT
124输入端PHl
126输出端DOUT
128节点XEN
132节点EIN
134输入端EO
136输入端El
200(第二实施例)动态时钟反句衰锁存电路
300(第三实施例)动态时钟反句衰锁存电路
302或非门
306反相器
N1、N2、N3、N4 N型沟道晶体管
P1、P2、P3 P型沟道晶体管
具体实施例方式本实施例所公开的电路使用动态时钟反馈锁存(dynamic clock feedback latch)，其可有效去除关键路径的锁存，因而得以去除锁存造成的延迟。图1显示本发明第一实施例的动态时钟反馈锁存电路100，其具有四输入端 E0134、E1136、SHIFT 122及PH1124，并具有一输出端DOUT 126。双输入的第一与非门 (NAND gate)112A于其第一输入端接收E0134，而双输入的第二与非门112B于其第一输入 端接收E1136。本实施例的电路说明是依照一般习惯，将布尔逻辑0对应至低电压，而布尔 逻辑1对应至高电压。第一与非门112A与第二与非门112B的第二输入端接收第一反相器101的输出信 号。第一反相器101的输入端接收PH1124。第一与非门112A的输出信号提供给第二反相 器102的输入端，而第二与非门112B的输出信号提供给第三反相器103的输入端。第二反 相器102与第三反相器103的输出信号提供给二对一多工器116作为其输入信号。多工器 116的输出端，亦即节点EIN 132，提供给N型沟道晶体管N2的栅极。多工器116受控于SHIFT 122及第四反相器104的输出信号，其中第四反相器104的输入端接收SHIFT 122。 当PH1124为高电平时，反相器101、第一与非门112A、第二与非门112B、反相器102、103及 多工器116共同形成一反馈路径，以反馈PH1124，进而强制EIN 132为低电平，用以动态锁 存EIN 132的逻辑值，其细节将说明如下。N型沟道晶体管m的源极接地，其漏极耦接至N型沟道晶体管N2的源极，其栅极 耦接至PH1124。P型沟道晶体管Pl的源极耦接至电压源VDD，其漏极于节点XEN 128处耦 接至N型沟道晶体管N2的漏极，其栅极耦接至PH1124。第五反相器105的输入端耦接至节点XEN 128，其输出端为D0UT126。N型沟道晶 体管N3的源极接地，其栅极耦接至电压源VDD，其漏极耦接至N型沟道晶体管N4的源极。 N型沟道晶体管N4的漏极耦接至节点XEN 128，其栅极耦接至DOUT 126。P型沟道晶体管 P2的源极耦接至电压源VDD，其漏极于节点XEN 128处耦接至N型沟道晶体管N4的漏极， 其栅极耦接至DOUT 126。反相器105、N型沟道晶体管N4与P型沟道晶体管P2共同形成 一阻塞(jam)锁存电路，用以锁存XEN 128的反相值。在一实施例中，阻塞锁存电路为一输 出锁存(output latch)。输入信号SHIFT 122为电路100的关键路径输入信号，亦即，其为最晚到达电路 100的输入信号。输入信号E0134由一逻辑锥(cone of logic)(未显示于附图中)根据 多个输入信号所产生，而输入信号E1136由一类似的逻辑锥(未显示于图式中)根据相同 的多个输入信号所产生。然而，产生E0134的逻辑锥假设SHIFT 122的逻辑值为0，而产生 El 136的逻辑锥则假设SHIFT 122的逻辑值为1。因此，当PH1124为低电平时，通过反相器 101产生逻辑1至第一与非门112A与第二与非门112B的输入端，使得多工器116得以接收 E0134与E1136。多工器116受控于SHIFT 122，当SHIFT 122的逻辑值为0时，多工器116 选择E0134并于EIN 132处产生输出信号；当SHIFT 122的逻辑值为1时，多工器116选择 E1136并于EIN 132处产生输出信号。藉此，在PH1124变为高电平之前，可以让SHIFT 122 尽可能晚一点到达。当PHl 124为低电平时1.晶体管m关闭而晶体管Pl开启，使得节点XEN 128处预充电至逻辑1。2.如前所述，逻辑值为0的PH1124经由反相器101产生逻辑1，其提供给与非门 122A及112B的输入端，使得E0134与E1136可输入至多工器116。3.藉此，在节点EIN 132处，根据SHIFT 122以选择E0134或E1136其中之一。当PH1124为高电平时1.晶体管附开启而晶体管Pl关闭。因此a.如果EIN 132为逻辑1，使得晶体管N2开启，因而将XEN 128处放电成为逻辑 0 ；b.如果EIN 132为逻辑0，使得晶体管N2关闭，因而让XEN 128处的预充电压维 持于逻辑1。c.藉此，当PH1124为高电平时，XEN 128可有效地估算(evaluate)先前PH1124 为低位时所产生的EIN 132的反相值。2.逻辑值为1的PH1124馈至反相器101以产生逻辑0，其再馈至与非门112A与 112B的输入端。在经过二个门延迟时间(gate delays)后，多工器116的二输入信号将皆为逻辑0，使得节点EIN 132强制为逻辑0，因而关闭晶体管N2。由于晶体管Pl与晶体管 N2皆为关闭，如果EIN 132为逻辑1，则总共三个门延迟时间将足够让节点XEN 128处的预 充电压进行放电。藉此，可将先前PH1124为低位时所产生的EIN 132的反相值锁存于节点 XEN 128 处。因此，当时钟PH1124为高电平时，通过反馈路径将PH1124反馈至多工器116，并 配合堆迭(stacked)晶体管N1、N2与P1，以执行动态锁存功能，用以将EIN 132的反相值 锁存于节点XEN 128处。本实施例不会有传统静态锁存PH 2所造成的延迟(其中，PH2为 PHl 124的反相时钟)。换句话说，与传统静态锁存不同的是，本实施例的动态时钟反馈锁存 并不位于关键路径内。接着，在XEN 128处的EIN 132反相值被锁存至阻塞锁存电路。此种阻塞锁存电 路应用于微处理器设计中，例如执行微处理器的单阶除错操作(single-st印ping debug operation)，使得阻塞锁存电路于时钟切断后仍能维持节点XEN 128处的逻辑值。特别的 是，当PH1124为高电平时，反馈路径会强制节点EIN 132为逻辑0，且晶体管Pl与N2皆关 闭，使得动态锁存于XEN 128处的EIN 132反相值成为浮动的(floating)，而若锁存值为高 电平且微处理器的时钟已被切断，则电荷最后将由节点XEN 128放电。然而，在另一实施例 中，如果动态时钟反馈锁存机制已并至单纯动态逻辑电路中，亦即，当时钟被切断时并不需 要保留数据，则不需要使用阻塞锁存电路。值得注意的是，一旦PH1124被反馈以强制EIN 132为逻辑0，即使SHIFT 122的 逻辑值跳动(fluctuate)也不会影响EIN 132的逻辑值。然而，在PH1124变为高电平迄 至EIN 132被强制为逻辑0这段期间内，SHIFT 122是不能改变的(亦即，预充电)，此即为 SHIFT 122与上升PH1124之间的保持时间限制(hold constraint)。另外，SHIFT 122的 设定时间(setup time)即为通过反相器104与多工器116的延迟时间，其值非常小。上述的动态时钟反馈锁存机制可避免传统静态锁存延迟。通过消除EIW32与 PHl 124门控时钟(gated clock)之间的传统静态锁存，可让操作速度加快。在动态锁存中， 强制EIN 132为逻辑0以关闭晶体管N2，且晶体管Pl被高电平PH1124关闭，使得PH1124 上升当时的EIN 132逻辑值被保持于二晶体管间。通过反馈路径，可反馈高电平的PH1124 以强制EIW32为逻辑0。其中，反馈路径具有二个目的当PH1124为低电平时，根据所需 逻辑功能以产生适当输出信号(EIN 132)；当PH1124为高电平时，产生输出信号(EIN 132) 以关闭接收该信号的晶体管(以图1的电路100为例，低电平输出信号关闭N型沟道装置 N2)。本实施例的优点之一为，动态锁存功能(亦即，反馈PH1124的逻辑值以强制EIN 132 为锁存值，在图1中该锁存值为0)与关键路径互不干扰。换句话说，在关键路径中将不再 具有静态锁存延迟。图2显示本发明第二实施例的动态时钟反馈锁存电路200。电路200类似于图1 的电路100，不同之处说明如下。电路200包含P型沟道晶体管P3，其介于晶体管P2和节 点XEN 128之间。更明确的说，晶体管P3的源极耦接至晶体管P2的漏极，晶体管P3的漏 极耦接至节点XEN 128，且晶体管P3的栅极耦接至EIN 132。再者，电路200中晶体管N3 的栅极耦接至PH1124，而不是如电路100(图1)中耦接至电压源VDD。在图1的实施例中，当EIN 132被估算为逻辑1时，将开启晶体管N2，让节点XEN 128处的预充电压予以放电。然而，如果DOUT 126的前一逻辑值为0，则晶体管P2将开启并试着维持对节点XEN 128充电。鉴于此，晶体管附与N2的尺寸必须大于晶体管P2的尺 寸，用以放电晶体管P2所供应的电荷，直到XEN 128的逻辑0值通过反相器105产生逻辑 1并关闭晶体管P2。因为晶体管m与N2大于晶体管P2以阻塞XEN 128的逻辑0，故称之 为阻塞锁存电路。在一实施例中，提供一反馈路径于一动态时钟反馈锁存电路。反馈路径用以接收 一时钟输入(例如PH1124)及多个数据输入(例如E0134、E1136、SHIFT 122)。当时钟输 入下降至低电平时，反馈路径输出产生一数据值(例如EIN 132上的值)，其为这些数据输 入的函数；当时钟输入上升至高电平并经一延迟期间后，反馈路径输出产生一预设锁存值 (例如强制EIW32为锁存值0)。动态时钟反馈锁存电路包含一第一晶体管(例如晶体管 Pl)，当时钟输入为低电平时，提供一充电路径于一电压源(例如VDD)及一节点(例如节点 XEN 128)之间，用以将节点预充电至一高逻辑值；当时钟输出为高电平时，则不提供充电 路径。动态时钟反馈锁存电路还包含一第二晶体管(例如晶体管m)，当时钟输入为高电平 时，提供一放电路径，用以选择性地将该节点由预充电的高逻辑值放电至一低逻辑值；当时 钟输入为低电平时，则不提供放电路径。动态时钟反馈锁存电路还包含一第三晶体管(例 如晶体管N2)，耦接于该节点和该第二晶体管之间，并受控于该反馈路径的输出，在该延迟 期间，当该数据值为高电平时，则经由该第二晶体管的放电路径将该节点放电至一低逻辑 值；当该数据值为低电平时，则通过该第三晶体管使得该节点保持在预充电的高逻辑值。当 该时钟输出上升至高电平并经过该延迟期间后，该反馈路径产生该预设锁存值，其使得该 数据值的反相值被锁存于该节点。在一实施例中，反馈路径包含一组合逻辑电路，用以输出产生一数据值(例如EIN 132上的值)，其为多个数据输入(例如E0134、E1136、SHIFT122)及一时钟输入(例如 PHl 124)的函数。当时钟输入为低电平时，组合逻辑电路产生该数据值，其为这些数据输入 的函数；当时钟输入为高电平时，无论这些数据输入为何，组合逻辑电路均产生该预设锁存值。相反地，图2的实施例使用晶体管P3，当EIN 132为逻辑1时，晶体管P3被关闭， 因而得以预防晶体管P2对XEN 128继续充电(如图1所示的情形)。因此，图2实施例的 晶体管m与N2尺寸可小于图ι实施例的晶体管m与N2尺寸。由于电路200于晶体管m 与N2上所节省的尺寸远超过晶体管P3所增加的额外尺寸，因此图2实施例的电路200整 体尺寸可小于电路100。图3显示本发明第三实施例的动态时钟反馈锁存电路300。电路300类似于图2 的电路200，不同之处说明如下。在电路300，晶体管P2与P3为水平式并排(horizontally juxtaposed)；更确切地说，晶体管P3的源极耦接至电压源VDD，晶体管P3的漏极耦接至晶 体管P2的源极；且晶体管P2的漏极耦接至节点XEN 128。此外，电路300的反馈路径与前 述电路100与200是有差异性的。电路300的反馈路径并不包含与非门112B、反相器102、 103或多工器116。反相器101的输出端仅耦接至与非门112的一输入端，而与非门112的 另一输入端接收反相器306的输出信号。反相器306的输入端接收EO 134。或非门302之 一输入端接收与非门112的输出信号，而其另一输入端接收SHIFT 122。或非门302的输出 端耦接至节点EIN 132。在一实施例中，提供一动态时钟反馈锁存方法。该方法包含以下步骤。当一时钟
8输入为低电平时，将一节点预充电至一高逻辑值。当时钟输入下降至低电平时，输出产生一 数据值，其为多个数据输入的函数。在时钟输入为高电平之前段期间，当该数据值为高电平 时，则将该节点放电至一低逻辑值；当该数据值为低电平时，则让该节点保持在预充电的高 逻辑值。在时钟输入为高电平之后段期间，输出产生一预设值，以隔离该节点，用以锁存该 节点于前段期间因放电所产生的低逻辑值或者所保持的高逻辑值。在一实施例中，该方法还包含以下步骤。在时钟输入为高电平之后段期间，输出产 生该预设值以隔离该节点，用以锁存该节点的低逻辑值或高逻辑值之后，还锁存及输出该 节点的一反相值。虽然时钟反馈路径已详细描述于图1与图2(例如反相器101、与非门112A与 112B、反相器102、反相器103与多工器116)及图3(例如反相器101、与非门112、或非门 302)，然而其他实施例只要符合下列二条件也可实现本发明(1)当PH1124的信号升至高 电平，反馈路径将强制输出一逻辑值(例如强制EIN 132为逻辑0)，其关闭接收该逻辑值 的晶体管(例如晶体管N2)，使得PH1124为低电平时所产生的输出逻辑值被锁存住；以及 (2)当PH1124为低电平时，将不改变主要逻辑锥，亦即，不改变动态时钟反馈锁存电路的输 入值(例如E0134与El 136)。对于上述公开的各种实施例，本领域技术人员应可知悉该实施例是作为例示而非 限制。本领域技术人员应可明了在不脱离本发明的精神下，可作形式与细节的变化。例如， 可使用软件以实施所公开装置及方法的功能、制造、建模、仿真、描述和/或测试。可使用一 般的程序语言(如C、C++语言)、硬件描述语言(HDL，其包含Verilog HDL、VHDL等)或其 他适当的程序语言。该软件可置于任何已知的计算机可存储介质，例如半导体、磁带或光盘 (例如⑶-ROM、DVD-ROM等)。所公开的装置与方法可为半导体知识产权内核(IP core)， 例如微处理器内核(例如以HDL描述)，并于制造集成电路时将其转换为硬件。此外，所公 开的装置与方法也可以硬件、软件组合方式来实施。因此，本发明并不受限于本说明书内的 任何例示性实施例，而应仅由所附权利要求书来界定。更明确地说，本发明可由微处理装置 来实施，其可用于一般计算机中。本领域技术人员以所公开概念及实施例作为基础所作的 修改仍应属于权利要求书所界定的范围。
权利要求
一种动态时钟反馈锁存电路，包含一反馈路径，用以接收一时钟输入及多个数据输入；当该时钟输入下降至低电平时，该反馈路径输出产生一数据值，其为这些数据输入的函数；当该时钟输入上升至高电平并经一延迟期间后，该反馈路径输出产生一预设锁存值；一第一晶体管，当该时钟输入为低电平时，提供一充电路径于一电压源及一节点之间，用以将该节点预充电至一高逻辑值；当该时钟输出为高电平时，则不提供该充电路径；一第二晶体管，当该时钟输入为高电平时，提供一放电路径，用以选择性地将该节点由该预充电的高逻辑值放电至一低逻辑值；当该时钟输入为低电平时，则不提供该放电路径；及一第三晶体管，耦接于该节点和该第二晶体管之间，并受控于该反馈路径的输出，在该延迟期间，当该数据值为高电平时，则经由该第二晶体管的放电路径将该节点放电至一低逻辑值；当该数据值为低电平时，则通过该第三晶体管使得该节点保持在预充电的高逻辑值；其中，当该时钟输出上升至高电平并经过该延迟期间后，该反馈路径产生该预设锁存值，其使得该数据值的反相值被锁存于该节点。
2.如权利要求1所述的动态时钟反馈锁存电路，其中该第一晶体管包含一P型沟道装 置，其具有一源极耦接至该电压源，一漏极耦接至该节点，一栅极耦接至该时钟输入，该第 二晶体管包含一 N型沟道装置，其具有一源极接地，一漏极耦接至该第三晶体管，一栅极耦 接至该时钟输入，该第三晶体管包含一 N型沟道装置，其具有一源极耦接至该第二晶体管， 一漏极耦接至该节点，一栅极耦接至该反馈路径输出。
3.如权利要求1所述的动态时钟反馈锁存电路，还包含一输出锁存，其输入耦接至该节点，用以锁存并输出该节点的一反相值，其中该输出锁 存包含一反相器，其输入耦接至该节点；一 P型沟道装置，其栅极耦接至该反相器的输出，其源极耦接至该电压源，其漏极耦接 至该节点；及一 N型沟道装置，其栅极耦接至该反相器的输出，其源极接地，其漏极耦接至该节点。
4.如权利要求3所述的动态时钟反馈锁存电路，其中该输出锁存还包含一第二 P型沟道装置，耦接于该节点与该第一 P型沟道装置之间，且该第二 P型沟道装 置具有一栅极，耦接至该反馈路径的输出。
5.如权利要求2所述的动态时钟反馈锁存电路，其中该输出锁存还包含一第二 P型沟道装置，耦接于该第一 P型沟道装置与该电压源之间，且该第二 P型沟道 装置具有一栅极，耦接至该反馈路径的输出。
6.如权利要求1所述的动态时钟反馈锁存电路，其中该反馈路径包含一组合逻辑电路 用以输出产生该数据值，其为这些数据输入及该时钟输入的函数，其中当该时钟输入为低 电平时，该组合逻辑电路产生该数据值，其为这些数据输入的函数；当该时钟输入为高电平 时，无论这些数据输入为何，该组合逻辑电路均产生该预设锁存值。
7.如权利要求6所述的动态时钟反馈锁存电路，其中该反馈路径包含一反相器，其输入耦接以接收该时钟输入；一与非门，其第一输入耦接以接收该反相器的输出，其第二输入耦接以接收一第一数 据输入；及一或非门，其第一输入耦接以接收该与非门的输出，其第二输入耦接以接收一第二数 据输入。
8.如权利要求6所述的动态时钟反馈锁存电路，其中该反馈路径包含一反相器，其输入耦接以接收该时钟输入；一第一与非门，其第一输入耦接以接收该反相器的输出，其第二输入耦接以接收一第 一数据输入；一第二与非门，其第一输入耦接以接收该反相器的输出，其第二输入耦接以接收一第 二数据输入；及一多工器，其第一输入及第二输入分别耦接以接收该第一与非门及该第二与非门的反 相输出，其选择控制输入耦接以接收一第三数据输入。
9.如权利要求8所述的动态时钟反馈锁存电路，其中该第一数据输入包含一组合逻辑 电路，其所产生的输出系假设该一第三数据输入为高电平；其中该一第二数据输入包含一 组合逻辑电路，其所产生的输出系假设该一第三数据输入为低电平。
10.一种以动态时钟反馈方式的数据值锁存方法，包含当一时钟输入为低电平时，将一节点预充电至一高逻辑值；当该时钟输入下降至低电平时，输出产生一数据值，其为多个数据输入的函数；在该时钟输入为高电平之前段期间，当该数据值为高电平时，则将该节点放电至一低 逻辑值；当该数据值为低电平时，则让该节点保持在预充电的高逻辑值；及在该时钟输入为高电平之后段期间，输出产生一预设值，以隔离该节点，用以锁存该节 点于前段期间因放电所产生的低逻辑值或者所保持的高逻辑值。
11.如权利要求10所述以动态时钟反馈方式的数据值锁存方法，其中该预充电的执行 通过一 P型沟道装置，其耦接于一电压源及该节点之间，并受控于该时钟输入，其中该节点 的放电包含通过一 N型沟道装置以提供一放电路径至接地，其中该N型沟道装置耦接于接 地与该节点之间，并受控于该时钟输入，其中该节点的放电及保持的执行通过一 N型沟道 装置，其耦接至该节点，并受控于该输出数据值。
12.如权利要求10所述以动态时钟反馈方式的数据值锁存方法，还包含于该时钟输入为高电平之后段期间，输出产生该预设值以隔离该节点，用以锁存该节 点的低逻辑值或高逻辑值之后，还锁存及输出该节点的一反相值。
全文摘要
动态时钟反馈锁存电路以及其锁存方法。该动态时钟反馈锁存电路，其包含一反馈路径，当时钟输入下降至低电平时，则输出产生一数据值，其为数据输入的函数；当时钟输入上升至高电平并经一延迟期间后，则输出产生一预设锁存值。当时钟输入为低电平时，第一晶体管将一节点预充电至高逻辑值。当时钟输入为高电平时，第二晶体管提供一放电路径，用以将节点由预充电的高逻辑值放电至低逻辑值。在延迟期间，反馈路径的输出控制第三晶体管，当数据值为高电平时，则将节点放电至一低逻辑值；当数据值为低电平时，使得节点保持在预充电的高逻辑值。当时钟输出上升至高电平并经过延迟期间后，反馈路径产生预定锁存值，其使得数据值的反相值被锁存于节点。
文档编号H03K3/012GK101895275SQ20101023210
公开日2010年11月24日 申请日期2010年7月16日 优先权日2009年9月1日
发明者约翰·L·唐肯 申请人:威盛电子股份有限公司