专利名称：包括宽带高压缓冲器的集成电路的制作方法
技术领域：
本发明涉及半导体晶片上的集成电路制造，该集成电路包括连接到接触焊盘的数 据缓冲器电路。特别地，本发明涉及与“高速” USB (通用串行总线)规范和“全速” USB规范兼容 的数据缓冲器电路的制造。
背景技术：
图1示出了包括传统数据缓冲器电路CBUF和接触焊盘IOP ( “输入/输出焊盘”) 的集成电路IC。该缓冲器电路CBUF包括两个MOS (金属氧化物半导体)工艺的晶体管Tl、 T2。晶体管Tl是PMOS类型的且晶体管T2是NMOS类型的。晶体管Tl在其源极(S)接收 电压Vcc。晶体管Tl的漏极(D)被连接到晶体管T2的漏极(D)，晶体管T2的源极被链接 到地(GND)。晶体管T1、T2的漏极⑶被连接到焊盘Ι0Ρ。晶体管Tl的栅极(G)接收数据 信号DTl (也就是载送数据的信号)且晶体管Τ2的栅极接收数据信号DT2，信号DT1、DT2是 由电路CT提供的。下表1描述了缓冲器电路CBUF的功能。缓冲器电路起反相器的作用并为焊盘IOP 提供信号D0UT，该信号DOUT是信号DT1、DT2的反相信号。在数据传送期间，信号DT1、DT2 是相同的，并因此可以被认为是单一且相同的数据信号。在数据传送周期以外，它们分别被 设定为1和0以将缓冲器电路置于高阻抗状态(晶体管Tl、T2不导通)。表 1
DTl(Tl)DT2(Τ2)DOUT0(GND)0(GND)1 (Vcc)1(Vcc)1(Vcc)0(GND)1(Vcc)0(GND)HZ (高阻抗)实际上，缓冲器电路CBUF的电特性极大地依赖于构成其的晶体管T1、T2的那些电 特性。在集成电路的构思期间，规范列表定义了在耐压(缓冲器电路应该能够承受的最大 持续电压)、通带(缓冲器电路应该能够传送的数据信号的最大频率)、以及抗静电放电性 (缓冲器电路应该能够承受的最大放电电压)方面的所需性能。为了制造低成本的集成电路，电路设计者试图设计这种具有任他们使用的晶体管 的缓冲器电路，也就是说，晶体管可用于集成电路的其余部分。在集成电路包括非易失性存 储器(例如EEPROM类型或闪速EEPROM类型的电可擦除可编程存储器)的情况下，设计者 可任意使用两种类型的晶体管_具有厚氧化物的高压晶体管，其用来制作该非易失性存储器并能够承受大约IOV的电压(例如用于编程或擦除的电压)，以及-具有薄栅极氧化物的晶体管(称为“逻辑”晶体管，也就是允许制作逻辑电路)。然而，逻辑晶体管具有宽的通带却低的耐压，且高压晶体管具有窄的通带如果信 号DT1、DT2的频率增加，它们不能“跟随”信号变化并传送数据(它们从导通状态切换到非 导通状态太慢了，反之亦然)。因此，传统的集成电路的晶体管可能不允许缓冲器电路提供在将要产生的耐压和 通带方面所需的性能。从而设计者必须提供特殊的晶体管，这使得集成电路的成本价格增 加，因为该另外的第三类型的晶体管需要在集成电路的制造过程中提供不同的另外的步
马聚οUSB标准规范是可能有问题的规范列表的典型例子。这对于通过使用传统高压晶 体管来制造能够满足“全速”USB规范的缓冲器电路来说是已知的，因为“全速”USB规范 需要大约12MHz(也就是12Mb/s)的相当低的数据传输频率。然而，“高速”USB规范需要 480MHz (也就是480Mbit/s)的数据传输频率且微分数据信号D+、D_可以在400mV和800mV 之间(也就是400mV的电压差)。更为特别地，在USB总线上传输的微分信号D+、D-在“全速”(FS)模式下对于低 电平(逻辑0)具有0. OV到0. 3V的电压电平且对于高电平(逻辑1)具有从2. 8V到3. 6V 的电压电平。在“高速”(HS)模式下，这些信号对于低电平从-IOmV变化到+IOmV且对于高 电平从360mV变化到440mV。因此，在通带方面“高速”规范比“全速”规范更有限制性，但是在耐压方面“高速” 规范比“全速”规范的限制性小，因为数据是通过较低电压载送的。不过，被提供用来在“高 速”模式下发射信号的USB缓冲器电路必须能够抵抗“全速”规范所需的3. 6V的最大电压， 因为在“高速”模式下的数据传输在其被切换到“高速”模式中前必须首先通过“全速”模 式。传统的高压晶体管能够抵抗这样的电压，但是不允许制造与USB “高速”规范相一致的 缓冲器电路，因为通带太小了。
发明内容
本发明涉及具有比上述的传统缓冲器电路更优性能的缓冲器电路，就所关注的耐 压和通带而言，具有相同晶体管性能。本发明的实施例涉及半导体晶片上的集成电路，包括连接到接触焊盘的第一数据 缓冲器电路，该缓冲器电路包括串联的第一晶体管和第二晶体管，每个晶体管具有连接到 接触焊盘的导电端；与第一晶体管串联的第三晶体管；以及与第二晶体管串联的第四晶体 管，还包括装置，用于施加第三晶体管的导电端上的第一偏压；第四晶体管的导电端上的 第二偏压；第一晶体管的控制端上的比第二偏压小的第三偏压；第二晶体管的控制端上的 比第一偏压大的第四偏压；以及第三晶体管的控制端和第四晶体管的控制端上的数据信 号。根据一个实施例，第一偏压是集成电路的内部电源电压。根据一个实施例，第二偏压是集成电路的地电势。根据一个实施例，第一和第二晶体管是具有高耐压的MOS晶体管且第三和第四晶 体管是具有宽通带的MOS晶体管。
根据一个实施例，第三和第四晶体管是具有第一栅极氧化物厚度的MOS晶体管， 第一和第二晶体管是具有比第一栅极氧化物厚度更厚的第二栅极氧化物厚度的MOS晶体管。根据一个实施例，集成电路包括包括具有第一栅极氧化物厚度的多个MOS晶体 管的至少一个控制电路；以及包括具有比第一栅极氧化物厚度更厚的第二栅极氧化物厚度 的多个MOS晶体管的非易失性存储器；缓冲器电路的第一和第二晶体管是具有第二栅极氧 化物厚度的MOS晶体管；以及缓冲器电路的第三和第四晶体管是具有第一栅极氧化物厚度 的MOS晶体管。根据一个实施例，集成电路包括用以提供第四偏压的升压装置。根据一个实施例，集成电路包括用以从施加到集成电路的外部电压提供第四偏压 的非升压装置。根据一个实施例，集成电路包括用以提供第三偏压的升压装置。根据一个实施例，集成电路包括用以将确定由升压装置所提供的偏压的幅值的设 定点(setpoint)信号施加到升压装置的装置，以及用于存储设定点信号的装置。根据一个实施例，集成电路包括USB端口、用于发送数据的接触焊盘以及具有四 个晶体管的第二缓冲器电路，第一缓冲器电路链接到第一 USB接触焊盘，并且第二缓冲器 电路链接到第二 USB接触焊盘。根据一个实施例，集成电路包括第三和第四缓冲器电路，每个缓冲器电路包括第 一和第二晶体管并分别链接到第一 USB接触焊盘和第二 USB接触焊盘；以及控制电路，其被 配置来使第一和第二缓冲器电路失效、激活第三和第四缓冲器电路并通过第三和第四缓冲 器电路的中间(intermediary)启动通信，然后使第三和第四缓冲器电路失效、激活第一和 第二缓冲器电路，并通过第一和第二缓冲器电路的中间使所述通信继续。根据一个实施例，集成电路包括为缓冲器电路提供包括两个相同信号的数据信号 的装置。根据一个实施例，集成电路包括安全处理器。本发明的实施例也涉及包括根据上面的实施例之一的集成电路的便携式设备，特 别是芯片卡或SIM卡。
根据本发明的集成电路的实施例将结合附图以非限制性的方式被描述，其中-先前描述过的图1示意性地示出了包括传统缓冲器电路的集成电路，-图2示意性地示出了根据本发明的包括缓冲器电路的集成电路的实施例，-图3A和3B示出了图2的缓冲器电路的作为施加到其上的偏压的幅值的函数的 频率响应，-图4示出了图2的集成电路的替换实施例，-图5示意性地示出了根据本发明的包括USB端口和缓冲器电路的集成电路的实 施例，-图6示意性地示出了根据本发明的包括多个缓冲器电路的集成电路的实施例，-图7示意性地示出了包括根据本发明的集成电路的便携式物体。
具体实施例方式图2以及图4到6示出了根据本发明的集成电路IC1、IC2、IC3、IC4，其是借助MOS 晶体管来制造的。以下，术语“源极”和“漏极”被用来指定MOS晶体管的源极和漏极的导 电端，且术语“栅极”被用来指定这种晶体管的栅极的控制端。MOS晶体管的源极端和漏极 端在图2和4中由“S”和“D”示出且栅极的控制端由“G”示出。图2中所示的集成电路ICl包括根据本发明的数据缓冲器电路BUFl。同样地，该 集成电路包括接触焊盘Ι0Ρ、控制电路CT1、和非易失性存储器NVM。控制电路CTl例如是微 处理器、微控制器、或硬线程控装置(状态机)。控制电路CTl通过缓冲器电路BUFl的中间 (intermediary)将数据信号DOUT提供到接触焊盘Ι0Ρ。数据信号DOUT以两个同样的信号 DTl和DT2的方式被施加到缓冲器电路BUF1，这两个信号的极性与信号DOUT相反，缓冲器 电路BUFl起反相器的作用。缓冲器电路BUFl包括第一类型的晶体管PMOS Tll和NMOS T21以及第二类型的 晶体管PMOS T12和NMOS T22。第一类型的晶体管具有厚的栅极氧化物并具有高的耐压但 却小的通带。第二类型的晶体管具有薄的栅极氧化物并具有宽的通带却低的耐压。晶体管T12的源极接收偏压VI。晶体管T12的漏极被连接到晶体管Tll的源极。 晶体管Tll的漏极被连接到晶体管T21的漏极。晶体管Tll和T21的漏极被连接到焊盘 IOP并提供信号D0UT。晶体管T21的源极被连接到晶体管T22的漏极。晶体管T22的源极 接收偏压V2，该偏压V2小于偏压VI。电压Vl例如是集成电路的内部电源电压Vcc且电压 V2例如是集成电路的零电压或地电势(GND)。晶体管T12的栅极接收信号DTl且晶体管T22的栅极接收信号DT2。信号DT1、 DT2可以是模拟信号，其电压值在最小电压和最大电压之间变化，或者DT1、DT2可以是逻辑 信号，其具有相应于逻辑1和逻辑0的两个电压电平，例如Vcc和0，或者能够驱使晶体管 T12、T22的导电状态(导通或不导通)改变的任何其他电压电平。最后，晶体管Tll的栅极接收偏压V3且晶体管Τ21的栅极接收偏压V4。电压V3 小于将缓冲器电路偏置的低电压，即电压V2。这里电压V2等于地电势，电压V3是负电压。 电压V4大于将缓冲器电路偏置的最高电压，即电压VI。这里电压Vl等于Vcc，电压V4是 大于Vcc的正电压。电压V3由负电荷泵PMPl的输出端提供，负电荷泵PMPl的输入端被链接到地。偏 压V4由正电荷泵PMP2的输出端提供，正电荷泵PMP2的输入端接收电压Vcc。电荷泵PMPl、 PMP2由电路CTl控制，电路CTl通过信号0N/0FF激活和停用它们。在图2所示的实施例中，通过电源焊盘PSP和接地焊盘GP的中间，集成电路ICl 也接收大于Vcc的外部供电电压Vext。电压Vcc由在其输入端接收电压Vext的电压调节 器REG提供。在这样的实施例中，偏压V4可以例如借助辅助调节器(未示出)从电压Vext 产生而不使用电荷泵PMP2。电压V4也可以是电压Vext本身。作为数值的例子，集成电路ICl的实施例可以具有以下参数Vext = 3. 6V ；Vl = Vcc = 1. 3V ；V2 = OV ；
V3 = -2VV4 = 3V ；晶体管T12、T22:栅极氧化物2到3nm ；沟道宽度90nm ；耐压1.3V;晶体管111、121:栅极氧化物20nm ；沟道宽度取决于需要和规范；耐压>10V。下表2描述了在Vl = Vcc且V2 = 0的情况下以及在信号DT1、DT2为逻辑信号的 情况下的缓冲器电路BUFl的功能。如上面所述的，提供到焊盘IOP的数据信号DOUT与逻 辑信号DTl、DT2是反相的。此外通过将分别等于Vcc和0 (GND)的偏压V3和V4施加到晶 体管Tll和T21，使晶体管T11、T21为不导通，缓冲器电路可以被置于高阻抗(HZ)状态。表 权利要求
一种半导体晶片上的集成电路(IC1 IC4)，包括连接到接触焊盘(IOP，D+)的第一数据缓冲器电路(BUF1，BUF01)，其特征在于，所述缓冲器电路包括串联的第一晶体管(T11)和第二晶体管(T21)，每个晶体管具有连接到接触焊盘的导电端；与第一晶体管(T11)串联的第三晶体管(T12)；以及与第二晶体管(T21)串联的第四晶体管(T22)；并且所述缓冲器电路还包括装置(PMP1，PMP2)，用于施加在第三晶体管(T12)的导电端(S)上的第一偏压(V1，Vcc)；在第四晶体管(T22)的导电端(S)上的第二偏压(V2，GND)；在第一晶体管(T11)的控制端(G)上的比第二偏压(V2，GND)小的第三偏压(V3)；在第二晶体管(T21)的控制端(G)上的比第一偏压(V1，Vcc)大的第四偏压(V4)；在第三晶体管(T12)的控制端(G)和第四晶体管(T22)的控制端(G)上的数据信号(DT1，DT2)。
2.如权利要求1所述的集成电路，其中所述第一偏压(VI，Vcc)是集成电路的内部电 源电压。
3.如权利要求1和2中的一项所述的集成电路，其中所述第二偏压(V2，GND)是集成 电路的地电势。
4.如权利要求1至3中的一项所述的集成电路，其中所述第一和第二晶体管(T11， T21)是具有高耐压的MOS晶体管，并且所述第三和第四晶体管(T12，T22)是具有宽通带的 MOS晶体管。
5.如权利要求1至4中的一项所述的集成电路，其中所述第三和第四晶体管(Τ12， Τ22)是具有第一栅极氧化物厚度的MOS晶体管，所述第一和第二晶体管(Τ11，Τ21)是具有 比第一栅极氧化物厚度更厚的第二栅极氧化物厚度的MOS晶体管。
6.如权利要求1至5中的一项所述的集成电路，包括包含具有第一栅极氧化物厚度的多个MOS晶体管的至少一个控制电路(CTl)，以及 包含具有比第一栅极氧化物厚度更厚的第二栅极氧化物厚度的多个MOS晶体管的非 易失性存储器(NVM)； 并且其中缓冲器电路的第一和第二晶体管(Tll，Τ21)是具有第二栅极氧化物厚度的MOS晶体管，并且缓冲器电路的第三和第四晶体管(Τ12，Τ22)是具有第一栅极氧化物厚度的MOS晶体管。
7.如权利要求1至6中的一项所述的集成电路，包括用于提供第四偏压(V4)的升压装 置(ΡΜΡ2，ΡΜΡ2，)。
8.如权利要求1至6中的一项所述的集成电路，包含用于从施加到集成电路的外部电 压(Vext)提供第四偏压(V4)的非升压装置。
9.如权利要求1至8中的一项所述的集成电路，包含用于提供第三偏压(V3)的升压装 置(ΡΜΡ1，PMPl，)。
10.如权利要求9所述的集成电路，包含用于将确定由升压装置所提供的偏压(V3，V4)的幅值的设定点信号(L1，L2)施加到升 压装置(PMP1，，PMP2，)的装置(CREG)；以及用于存储设定点信号(L1，L2)的装置(CREG)。
11.如权利要求1至10中的一项所述的集成电路(IC3)，包括USB端口(P1)、用于发送 数据的接触焊盘(D+，D-)以及具有四个晶体管的第二缓冲器电路(BUF02)，第一缓冲器电 路(BUFOl)链接到第一 USB接触焊盘(D+)，并且第二缓冲器电路(BUF02)链接到第二 USB 接触焊盘(D-)。
12.如权利要求11所述的集成电路，包括第三(CBUFOl)和第四(CBUF02)缓冲器电路，每个缓冲器电路包含第一和第二晶体管 并且分别链接到第一 USB接触焊盘(D+)和第二 USB接触焊盘(D-)，以及控制电路(CTl)，其被配置用于停用第一和第二缓冲器电路(BUF01，BUF02)，激活第三和第四缓冲器电路(CBUF01， CBUF02)并且通过第三和第四缓冲器电路的中间启动通信，然后停用第三和第四缓冲器电路(CBUF01，CBUF02)，激活第一和第二缓冲器电路(BUF01， BUF02)并且通过第一和第二缓冲器电路的中间继续所述通信。
13.如权利要求1至12中的一项所述的集成电路，包括用于提供包含两个相同信号 (DT1,DT2)的数据信号给缓冲器电路的装置(CT)。
14.如权利要求1至13中的一项所述的集成电路，包括安全处理器(CTl)。
15.一种包括根据权利要求1至14中的一项所述的集成电路的便携式设备，特别是一 种芯片卡或SIM卡。
全文摘要
本发明涉及包括宽带高压缓冲器的集成电路。本发明涉及一种半导体晶片上的集成电路(IC1)，包括包含连接到接触焊盘以及第三和第四晶体管(T12，T22)的第一和第二晶体管(T11，T21)的数据缓冲器电路(BUF1)。第一偏压(V1)被施加在第三晶体管(T12)的导电端上，并且第二偏压(V2)被施加在第四晶体管(T22)的导电端上。比第二偏压(V2)小的第三偏压(V3)被施加在第一晶体管(T11)的控制端(G)上，并且比第一偏压(V1)大的第四偏压(V4)被施加在第二晶体管(T21)的控制端上的。特别用于制造所谓的“高速”USB端口的应用。
文档编号H03K19/0175GK101944901SQ201010250120
公开日2011年1月12日 申请日期2010年6月30日 优先权日2009年7月1日
发明者N·德曼格 申请人:意法半导体(鲁塞)有限公司