专利名称：一种准循环低密度奇偶校验码编码方法和装置的制作方法
技术领域：
本发明涉及通信技术领域，尤其涉及一种准循环低密度奇偶校验码 (Quasi-Cyclic Low Density Parity Check, QC-LDPC)编码方法和装置。
背景技术：
LDPC码是1962年由Gallager提出的一种基于稀疏校验矩阵的线性分组码；1996 年，MacKay和Neal对LDPC码进行了再发现，证明其具有接近香农限的性能。现有的一些通信系统，如DVB、WiMAX等系统中都采用了 LDPC码作为信道编码。对于LDPC码校验矩阵 H本身自有的结构特点，可以将LDPC码分为准循环矩阵构造的LDPC (QC-LDPC)码和普通矩阵构造的LDPC码。QC-LDPC码的校验矩阵H可以看作是由一个基础矩阵Hb扩展得到，Hb中的元素值代表一个的单位阵的循环移位阵，如果元素为-1则表示为一的全零阵。 QC-LDPC码的基础矩阵Hb还具有一些特殊的结构，设Hb矩阵的行数为mb，列数为kb+mb，其中 kb*z代表编码前输入的信息比特的长度，Hb可以表示为仏=[(尽I (札。Hb2还可
以进一步分为两部分Hb2= [hb I H' κ]，即
权利要求
1.一种准循环低密度奇偶校验码QC-LDPC编码方法，其特征在于，包括比特预处理步骤，该步骤用于在信息比特序列输入编码器时，一路作为码字的信息比特输出，另一路则基于处理各信息比特值所需的编码器RAM阵列中各RAM的读写地址，将每个输入的信息比特值与在所述RAM阵列中读取的存储值进行模2和运算，得到中间序列后按原读写地址存入所述RAM阵列中；校验序列V(O)计算步骤，该步骤用于基于计算V(O)所需的RAM阵列中RAM的读写地址，在所述RAM阵列中读取存储的中间序列，并利用模2和运算计算得到ν (0)后，一路写入所述RAM阵列，另一路作为校验比特输出；剩余校验序列计算步骤，该步骤用于基于剩余校验序列递推公式，读取所述RAM阵列中存储的中间序列和ν (0)，通过流水线方式并行计算出剩余的校验序列后输出。
2.如权利要求1所述的编码方法，其特征在于，所述编码器RAM阵列中包含mb+l个大小为ζ比特的RAM单元RAM(O)，RAM(I)，...，RAM(mb)；所述mb为QC-LDPC码基础矩阵Hb的行数。
3.如权利要求2所述的编码方法，其特征在于，所述比特预处理步骤中对于所述信息比特序列中的某信息比特组u(i)，i = 0，1，. . .，kb-l的首信息比特值 Sitl，所述 RAM 阵列的读写地址为 addr(j) = (z-Hb(j, i))modz ；对于信息比特分组u(i)中剩余信息比特值sik，k= l，2，...，z-l，所述RAM阵列的读写地址为(addr (j) +k) modz ；其中，所述Hb (j，i)，j = 0，1，...，mb-l，为所述基础矩阵Hb中的元素；kb为信息比特序列的分组数，ζ为每个信息比特分组u (i)的大小。
4.如权利要求3所述的编码方法，其特征在于，所述比特预处理步骤中在Hb(j，i)=-1 时对RAM (j)不进行读写操作。
5.如权利要求2所述的编码方法，其特征在于，所述校验序列V(O)计算步骤中计算 v(0)中首比特值 Vtl(O)的 RAM 读写地址为addr(Vq(0)) = (Z-hb(X))modZ ；计算 v(0)中剩余比特值 Vi(O)的 RAM 读写地址为addr (Vi(O)) = (addr (v0(0))+i)modz ；其中，i = 1， 2，· · ·，ζ-1，ζ为校验序列v(0)的大小。
6.如权利要求5所述的编码方法，其特征在于，所述校验序列V(O)计算步骤具体包括v(0)首比特值计算步骤，该步骤用于将所述RAM阵列前mb个RAM的同一地址 addr (v0(0))中读取的mb个存储值进行模2和运算得到V(O)首比特值；v(0)剩余比特值计算步骤，该步骤用于将所述RAM阵列前mb个RAM的同一地址 addr (Vi(O))中读取的mb个存储值进行模2和运算得到V(O)剩余比特值。
7.如权利要求2或5或6所述的编码方法，其特征在于，所述校验序列V(O)计算步骤中将计算得到的V(O)写入所述RAM阵列具体为将计算得到的V(O)中各值一路从RAM(mb) 的首地址顺序写入，另一路按原RAM读写地址存入RAM(mb-l)中。
8.如权利要求2所述的编码方法，其特征在于，所述剩余校验序列计算步骤具体包括 校验序列V(I)计算步骤，该步骤用于将从RAM(O)的首地址和RAM(mb)的(z_hb(0))modz地址中分别读出的一比特值进行模2和运算后得到V(I)首比特值；再将上述读取地址进行模ζ加k操作，分别得到V(I)中剩余比特值，k = 1，2，. .，ζ-1 ；校验序列v(i+l)，i = 1,2, .., mb-2计算步骤，该步骤用于将v(i)的首比特值、从 RAM(mb-l)首地址读取的比特值，以及从RAM(i)首地址读取的比特值进行模2和运算，得到 v(i+l)的首比特值；再将上述读取地址进行模ζ加k操作得到RAM读取地址，将基于该读取地址获取的比特值与ν (i)的第k个比特值进行模2和运算，得到ν (i+Ι)中剩余比特值，k 1，2，··，ζ 1 ο
9.一种准循环低密度奇偶校验码QC-LDPC编码器，其特征在于，包括比特预处理模块，用于在信息比特序列输入编码器时，一路作为码字的信息比特输出， 另一路则基于处理各信息比特值所需的编码器RAM阵列中各RAM的读写地址，将每个输入的信息比特值与在所述RAM阵列中读取的存储值进行模2和运算，得到中间序列后按原读写地址存入所述RAM阵列中；校验序列V(O)计算模块，用于基于计算V(O)所需的RAM阵列中RAM的读写地址，在所述RAM阵列中读取存储的中间序列，并利用模2和运算计算得到ν (0)后，一路写入所述RAM 阵列，另一路作为校验比特输出；剩余校验序列计算模块，用于基于剩余校验序列递推公式，读取所述RAM阵列中存储的中间序列和ν (0)，通过流水线方式并行计算出剩余的校验序列后输出。
10.如权利要求9所述的编码器，其特征在于，所述编码器RAM阵列中包含mb+l个大小为ζ比特的RAM单元RAM(O)，RAM(I)，...，RAM(mb)；所述mb为QC-LDPC码基础矩阵Hb的行数。
11.如权利要求10所述的编码器，其特征在于，还包括地址生成模块，用于生成所述比特预处理模块处理各信息比特值所需的编码器RAM 阵列中各RAM的读写地址；其中，对于所述信息比特序列中的某信息比特组u(i)，i = 0， 1，. . .，kb-l，的首信息比特值siQ，所述RAM阵列的读写地址为addr (j) = (z-Hb (j，i)) modz ； 对于信息比特分组u(i)中剩余信息比特值sik，k = 1，2，. . .，z-l，，所述RAM阵列的读写地址为(addr (j)+k) modz ；其中，所述Hb (j，i)，j = 0，1，...，mb-l，为所述基础矩阵Hb中的元素；kb为信息比特序列的分组数，ζ为每个信息比特分组u (i)的大小。
12.如权利要求11所述的编码器，其特征在于，所述比特预处理模块在Hb(j，i)=-1 时对RAM (j)不进行读写操作。
13.如权利要求10所述的编码器，其特征在于，所述校验序列V(O)计算模块包括 v(0)首比特值计算子模块，用于将所述RAM阵列前mb个RAM的同一地址addr (Vtl(O))=(z-hb(x))modz中读取的mb个存储值进行模2和运算得到v(0)首比特值；ν (0)剩余比特值计算子模块，用于将所述RAM阵列前mb个RAM的同一地址addr (Vi (0)) =(addr (v0 (0)) +i)modz, i = 1，2，. . .，z_l中读取的mb个存储值进行模2和运算得到ν (0) 剩余比特值，其中，ζ为校验序列ν(Ο)的大小。
14.如权利要求10或13所述的编码器，其特征在于，所述校验序列V(O)计算模块中将计算得到的V(O)写入所述RAM阵列具体为将计算得到的V(O)中各值一路从RAM(mb)的首地址顺序写入，另一路按原RAM读写地址存入RAM(mb-l)中。
15.如权利要求10所述的编码器，其特征在于，所述剩余校验序列计算模块包括校验序列V(I)计算子模块，用于将从RAM(O)的首地址和RAM(mb)的(z_hb(0))modz地址中分别读出的一比特值进行模2和运算后得到v(l)首比特值；再将上述读取地址进行模 ζ加k操作，分别得到V(I)中剩余比特值，k= 1,2,.. ,z-1 ；校验序列v(i+l)，i = 1,2, . ..，mb-2计算子模块，用于将v(i)的首比特值、从 RAM(mb-l)首地址读取的比特值，以及从RAM(i)首地址读取的比特值进行模2和运算，得到 v(i+l)的首比特值；再将上述读取地址进行模ζ加k操作得到RAM读取地址，将基于该读取地址获取的比特值与ν (i)的第k个比特值进行模2和运算，得到ν (i+Ι)中剩余比特值，k 1，2，··，ζ 1 ο
全文摘要
本发明公开了一种准循环低密度奇偶校验码编码方法和装置，所述方法包括比特预处理步骤，该步骤将输入编码器的信息比特序列一路作为码字的信息比特输出，另一路计算得到编码所需中间序列后存入编码器RAM阵列中；校验序列v(0)计算步骤，该步骤用于对在所述RAM阵列中相应RAM中读取的存储值进行模2和运算，得到v(0)后一路写入所述RAM阵列，另一路作为校验比特输出；剩余校验序列计算步骤，该步骤用于基于剩余校验序列递推公式，读取所述RAM阵列中存储的中间序列和v(0)，通过流水线方式并行计算出剩余的校验序列后输出。本发明所述方法可以对传输的信息比特进行实时编码，不需要先存储一部分后再进行计算，编码速度快。
文档编号H03M13/11GK102377437SQ20101026452
公开日2012年3月14日 申请日期2010年8月27日 优先权日2010年8月27日
发明者张涛 申请人:中兴通讯股份有限公司