具有开关本体伪单元的开关本体pmos开关的制作方法

专利名称：具有开关本体伪单元的开关本体pmos开关的制作方法
技术领域：
本发明一般地涉及用于对时变电信号的瞬时值进行采样和保持的电路。
背景技术：
采样和保持电路接收具有一个或多个时变属性(例如，幅度或相位)的电信号，并 且响应于采样命令事件(例如，时钟沿)获取并保持信号的采样。采样和保持器件(下文中一般地称作“S/H器件”)在许多应用中使用，例如，在 模数转换器(“ADC”)的前端内或之前的预采样器，典型地用于向ADC的比较器提供值，该 值在足够长的时间内适度稳定以满足ADC的建立和保持时间要求；或者安装在数模转换器 (“DAC”)输出处的“去假信号器”(de-glitcher)，典型地用于在DAC时钟之后的某时刻对 DAC输出进行采样，并因此保持稳定状态的模拟信号电平。理想地，S/H器件所保持的采样是在给定时刻在物理空间中的给定点处正好存在 的信号瞬时值，例如，相对于极高精度时钟在极高精度时刻在S/H器件的采样端子处的信号值。然而，S/H器件相关领域的技术人员已经长期知道，实际工作的S/H器件受到各种 非理想特性的影响，由于这些非理想特性，采样时刻之后给定时间处的实际采样事实上不 是该时刻处存在的输入信号的确切值。这些非理想特性例如包括采样抖动，意味着理想保 持时钟事件与S/H实际保持采样值的时刻之间的时间差的统计方差；获取时间，意味着S/H 器件将保持电容器充电为所采样的信号值所需的时间；以及电荷注入；时钟馈通和基底误 差(pedestal error)0各种已知的方法涉及至少部分减少或补偿实际S/H器件的一个或多个上述非理 想特性。例如，S/H器件的最简单信号开关部件是通过MOS工艺制造的单个晶体管，例如， PMOS FET或匪OS FET。PMOS FET和匪OS FET均受时钟信号的控制，该时钟信号在MOS电 源电压Vdd与系统地之间摆动。单个晶体管PMOS FET或NMOS FET结构所面临的固有问题 在于它们均需要要阈值栅源电压(一般地称作Vth)来导通，意味着形成在栅极下从源极到 漏极延伸的导电沟道。可以通过PMOS器件传送的最低信号电压因此等于0+VTH，并且针对 NMOS器件的最高电压因此等于VDD-VTH。为了避免该固有缺点，并且为了提供S/H器件相关领域中已知的其他优点，提出 了互补MOSFET (CMOS)开关。CMOS开关S/H器件在S/H领域中是公知的，这是由于这些器件 是在数十年前提出的。典型CMOS开关包括采用源极至源极以及漏极至漏极连接的彼此并 联的PMOS FET和NMOS FET0典型地被称作时钟或CLK的一个导通-截止S/H信号连接至 PMOS FET栅极，并且可以被称作NCLK的CLK互补信号连接至NMOS FET栅极。因此，PMOS 和NMOS FET同时导通和截止，但受到CLK与NCLK边沿之间的时间差影响。但是，相关领域CMOS开关S/H器件也具有固有的缺点，包括(作为示意示例)CMOS 开关的信号相关导通电阻，继而产生固有的非线性。
长期使用且更长期已知针对CMOS开关的该固有非线性的方法。同样长期已知所 有方法都具有显著的缺点。例如，一种这样的方法是提升(boost)栅极控制电压“Ve”，以降 低MOS开关的源极“V,处的信号变化所引起的“ (Ve-Vs) /Vs"变化。该方法提高了成本，并 且具有其他非理想特性，例如，有限的效率以及由于栅极控制信号电平变高而引起的加速 器件失效风险增大。这些方法中通常被称作“自举”(bootstrap)方法的另一种方法使栅极电压跟随 模拟输入信号但带有偏移，以导通开关并保持"Ves”恒定，从而保持导通电阻在一定程度恒 定。然而，偏移电压必须足够高以便以低导通电阻导通开关，但是同时必须足够低以便将施 加在栅极上的压力(stress)限制为低于击穿电平。S/H器件相关领域中长期已知的自举方法的另一限制在于自举电路控制“Ves”， 但是不提供CMOS开关中MOS器件导通电阻对源极至本体电压的相关性或对Vsb的相关性的 控制，而这种相关性是另一线性误差源。涉及减小“VSB”相关线性误差的传统方法包括通过 在采样模式中将MOS FET的本体端子与其源极端子短接，来迫使误差为零。尽管长期已知 这些和其他方法，但是在许多应用中没有达到可接受的S/H器件性能。

发明内容
根据一个示例第一实施例的采样和保持器件包括从输入节点到与保持电容器连 接的输出节点的并行信号路径的独特和新颖组合和布置，每个信号路径具有PMOS信号开 关FET，每个PMOS信号开关FET具有源极端子和漏极端子，第一信号路径中的第一 PMOS信 号开关FET将其源极连接至输入节点且将其漏极连接至保持电容器，第二信号路径中的第 二 PMOS信号开关FET将其漏极连接至输入节点且将其源极连接至保持电容器。根据一个示例第一实施例的一个方面，第一和第二 PMOS信号开关FET各自均具有 接收时钟(CLK)信号的栅极，该时钟信号在采样状态与保持状态之间切换PMOS信号开关 FET，其中，在采样状态下，CLK信号处于GND，从而使第一和第二 PMOS信号开关FET导通，以 将输入节点连接至保持电容器，以及在保持状态下，CLK处于VDD，从而使第一和第二 PMOS信 号开关FET截止，以将输入节点与保持电容器断开。根据一个示例第二实施例的采样和保持设备包括两个PMOS伪(dummy) FET，每个 PMOS伪FET位于每条信号路径中，第一 PMOS伪FET与第一 PMOS信号开关FET串联，被布置 在输入节点与第一信号路径中的第一 PMOS信号开关FET的源极之间；第二 PMOS伪FET与 第二 PMOS信号开关FET串联，被布置在输出节点与第二信号路径中的第二 PMOS信号开关 FET的源极之间。根据一个示例第二实施例的一个方面，第一和第二 PMOS伪FET各自均具有接收 CLK的反转时钟信号(NCLK)的栅极，在采样状态下，在第一和第二 PMOS信号开关FET导通 的同时，使第一和第二 PMOS伪FET互补地截止，以及在保持状态下，在第一和第二 PMOS信 号开关FET截止的同时，使第一和第二 PMOS伪FET导通。根据一个示例第三实施例的采样和保持器件包括第一和第二 PMOS信号开关FET， 第一和第二 PMOS信号开关FET各自均具有连接至偏置序列发生器且由偏置序列发生器进 行偏置的本体连接，偏置序列发生器具有特定且不同偏置电平的特定序列，并且该序列与 CLK信号同步。
根据一个示例第三实施例的一个方面，特定且不同偏置电平的特定序列在CLK信 号处于GND的采样间隔期间包括在第一和第二 PMOS信号开关FET导通以将输入节点连接 至保持电容器的同时，将第一 PMOS信号开关FET的本体和第二 PMOS信号开关FET的本体 连接并因此偏置至输入信号。除其他特征和优点之外，一个示例第三实施例的这一方面减小了第一和第二 PMOS 信号开关FET的“导通电阻”，此外移除了由于本体效应而引起的一阶非线性误差。根据一个示例第三实施例的一个方面，特定且不同偏置电平的特定序列在CLK处 于Vdd的保持间隔期间包括在第一和第二 PMOS信号开关FET截止以将输入节点与保持电 容器隔离的同时，将第一和第二 PMOS信号开关FET的本体连接并因此偏置至VDD。除了其他特征和优点之外，这一方面(即，在保持模式期间将第一和第二 PMOS信 号开关FET的本体偏置到Vdd)显著增加了输入节点与输出节点、连接至输出节点的任何保 持电容器之间的保持模式隔离。根据一个示例第四实施例的采样和保持器件包括第一和第二 PMOS伪FET，第一 和第二 PMOS伪FET各自均具有连接至偏置序列发生器并由偏置序列发生器进行偏置的本 体连接，偏置序列发生器具有特定且不同偏置电平的特定序列，并且该序列与NCLK信号同
止
少ο根据一个示例第四实施例的一个方面，特定且不同偏置电平的特定序列在NCLK 信号处于Vdd的采样间隔期间包括在第一和第二 PMOS伪FET截止的同时，将第一 PMOS伪 FET的本体和第二 PMOS伪FET的本体连接并因此偏置至VDD。根据一个示例第四实施例的一个方面，特定且不同偏置电平的特定序列在NCLK 处于GND的保持间隔期间包括与第一和第二 PMOS伪FET导通的同时，将第一和第二 PMOS 伪FET的本体连接并因此偏置至采样电容器上保持的电压电平，所述电压电平与采样间隔 中在输入节点处表现出的电压相同。除了其他特征和优点之外，一个示例第二和第四实施例的这一方面(即，与施加 于PMOS信号开关FET的栅极控制和本体偏置相反，对PMOS伪FET施加栅极控制和本体偏 置)显著降低了沟道电荷注入效应和时钟馈通效应，进一步减小了非线性误差。如后续部分更详细所述，优选地，第一 PMOS信号开关FET与第二 PMOS信号开关 FET具有几乎相同的几何形状、性能相关尺寸以及物理实现方位(orientation)，以及在第 一分支中，第一伪PMOS FET与第一 PMOS信号开关FET具有几乎相同的几何形状、性能相关 尺寸以及物理实现方位，在第二分支中，第二伪PMOS FET与第二 PMOS信号开关FET具有几 乎相同的几何形状、性能相关尺寸以及物理实现方位。后续部分还将更详细描述，优选地， 同步地产生CLK和NCLK。实施例和示意的上述示例以及其中每个示例的上述示意优点、特征和益处并非是 完尽或限制性的。根据以示意的细节进一步描述的各个实施例和方面，各个示例实施例的 其他优点将变得清楚，并且本领域普通技术人员在阅读本公开时容易认识到所附权利要求 的范围内的其他变型以及附加应用。


图1是根据一个或多个实施例的一个开关本体PMOS S/H开关的一个示例实现方式的电路图示；图2是根据一个或多个实施例的具有开关本体PMOS伪FET的一个开关本体PMOS S/H开关的一个示例实现方式的电路图示；图3是一个开关网络的一个示例实现方式的电路图示，被配置为响应于采样和保 持时钟和反转采样和保持时钟，对根据一个或多个实施例的一个示例实现方式的PMOS开 关元件的本体的偏置进行顺序切换；图4是针对一个示例采样和保持时钟信号和同步的反转采样和保持时钟信号的 一个生成电路的一个示例实现方式的电路图示；图5是根据一个或多个实施例的一个示例实现方式的PMOS信号开关FET元件和 相应PMOS伪FET元件的一个示例分支的一个示例简要截面图的图示。
具体实施例方式参照特定示例配置和布置描述具有一个或多个示例实施例的各种示例。仅出于示 意目的，选择具体示例来进一步辅助采样和保持电路领域的普通技术人员形成对本发明构 思的理解，这些构思足以使这些技术人员应用他们所掌握的知识和技能来实践本发明。然 而，实施例的范围和实现方式的范畴不限于这些具体示意示例。相反，采样和保持领域普通 技术人员在阅读本说明书时将认识到，可以设计和构造用于实践一个或多个实施例以及每 个实施例的一个或多个方面的其他配置、布置和实现方式。附图用来清楚示出图中所示的示例主题，此外，图形符号和内容可以是任意放置 的，并且可以不按照比例绘制。因此，各个项目的相对尺寸和位置并不必然表示这些项目的 相对结构量、或者功能的相对负荷或重要性。采样和保持领域普通技术人员在阅读本公开时还将理解，省略了各种背景细节， 例如这些技术人员公知的半导体设计规则和布局方法、半导体制造方法以及电路仿真工 具，以避免模糊新颖的特征和方面。类似地，在包括细节的实例中，本领域普通技术人员根 据实例的上下文容易理解的是，细节可以不完整，而是可以仅在与实施例的具体特征和方 面有关的程度内进行描述。示例实施例和方面可以分开描述，并且可以被描述为具有一定的差别。然而，差别 的分开描述并不必然意味着各个实施例或方面彼此互斥。例如，针对一个实施例描述的具 体特征、功能或特性可以包括在其他实施例中或者适于其他实施例。关于本说明书中出现的术语“0N(接通、导通)”和“OFF(断开、截止)，，的意义，这 些术语均限定了相对状态和/或功能，绝不限制实施例的实现或者将所附权利要求的范围 限制为不覆盖备选等效方式，这种备选等效方式例如在本发明的范围和精神内，使描述的 状态和功能进行总体反转，来执行相同或等效功能。此外，关于术语“0N(接通、导通)”和“0FF(断开、截止)”，为了描述示意示例的术 语一致性，以下意义适用(除非另外指出或从具体上下文中清楚看到具有不同意义)关于 所描述的具有断开位置(或状态)和闭合位置(或状态)的开关，术语“ON”意味着开关闭 合，术语“OFF”意味着开关断开。关于所描述的FET，术语“ON”意味着FET在其源极和漏极 之间处于完全导通状态，术语“OFF”意味着FET处于断开状态，其中“完全导通”和“断开” 在所描述功能的上下文中具有“0N”和“OFF”所属领域中它们的一般和通常意义。关于所公开的时钟以及其他控制信号，术语“ON”意味着使受该时钟控制的FET或其他开关ON的 时钟或信号状态，术语“OFF”意味着使受该时钟控制的FET或其他开关OFF的时钟或信号 状态。现在参照附图，描述用于实践各个示例实施例中的一个或多个的各种布置、架构、 系统和结构的示意示例。首先转向图1，图1示出了表示根据一个或多个实施例的基于PMOS FET的S/H馈 送开关10的一个示例实现方式的电路图。如图所示，示例10包括第一分支12，其一端具 有连接至输入节点A的输入线14，在相对一端具有连接至输出节点B的输出线16。输入节 点A被示出为接收来自外部信号源(示出了信号源，但没有单独编号)的Signaljn，并且 输出节点B被示出在保持电容器Cs的顶部。示出了 A/D转换器的示意示例连接，但没有单 独编号。示例S/H馈送开关10还包括与第一分支并行的第二分支18，在其一端具有连接 至输入节点A的输入线20，在相对一端具有连接至输出节点B的输出线22。继续参照图1，示例第一分支12包括第一 PMOS信号开关FET 24，类似地，示意示 例第二分支18包括第二PMOS信号开关FET 26。第一和第二PMOS信号开关FET对和沈中 的每一个具有分别标记为“bl”和“b2”的相应本体(body)连接，相应本体连接分别连接至 相应的晶体管本体(本体由FET符号表示为存在，但是在图1中未详细示出或单独编号)。 第一和第二 PMOS信号开关FET 24和沈均具有相应源极(未单独编号)和相应漏极(未 单独编号)。同样如图所示，开关PMOS本体偏置电源线28将任意标记为“SB”且在PMOS本 体偏置序列发生器(sequencer)电路30 (以下更详细描述)内的PMOS开关偏置节点连接 至第一和第二 PMOS信号开关FET 24和沈的本体连接bl和b2。PMOS本体偏置序列发生 器电路30接收对于本说明书任意标记为CLK的采样和保持时钟信号、任意标记为NCLK的 该CLK的反转信号、以及CMOS电源电压Vdd和来自输入节点A的Signaljn。在后续部分 更详细描述CLK和NCLK的一个示例产生。图1的示例PMOS本体偏置序列发生器电路30的总体功能是在采样模式期间 (即，当第一和第二 PMOS信号开关FET 24和沈对于Signal_In为导通以对Cs充电时)， 从PMOS开关偏置节点SB输出Signaljn信号的电压，以及在保持模式期间(即，当PMOS信 号开关FE断开以将Signaljn与Cs隔离时)，从偏置节点SB输出CMOS电源电压VDD。在 后续部分更详细描述该偏置序列所提供的功能、操作原理和益处。如在后续部分更详细描述的那样，所示出的部件示例布置及其在示例电路30中 的相应布置表示功能，而不表示部件的物理结构或物理布置，无论相对于各自自身还是相 对于实现图1所示其他功能和元件的物理部件。继续参照图1，示例PMOS偏置序列发生器电路30可以通过表示为0N-0FF开关SWl 和0N-0FF开关SW3的堆叠的开关电路拓扑来实现。在所示示例中，当在采样模式中CLK为 ON (即，在所示示例中为GND)时，SWl闭合。当CLK为ON时NCLK为0FF，因此在采样模式期 间SW3为OFF。因此，通过图1的示例PMOS偏置序列发生器电路30中所示的开关SWl和SW3 的示例拓扑，在采样模式中，第一和第二 PMOS信号开关FET对和沈为0N，即处于导通状 态，并且它们相应的本体bl和1^2连接至输入节点A，从而将这些相应本体偏置至Signal_ In电压。所描述的PMOS信号开关FET 24和沈在采样模式期间的这种偏置，除了其他特征益处之外，提供了通过PMOS FET对和沈的Signal Jn信号所遇到的导通电阻的显著降低。继续参照图1，当CLK变化至其OFF状态(即，达到Vdd)，示例10切换到保持模式。 CLK将Vdd电压置于第一和第二 PMOS信号开关FET M和沈的栅极处，这使FET截止。在 CKL从ON变到OFF的同时，其互补NCLK从OFF变到ON。响应于此，开关SWl断开，而开关 SW3闭合，并且这将偏置节点SB连接至Vdd电源，并经由PMOS本体偏置电源线28连接至本 体连接bl和1^2，将第一和第二 PMOS信号开关晶体管M、26的本体偏置至Vdd电源。得到的第一和第二 PMOS信号开关FET的反偏置将输入节点A处的任何变化与输 出节点B严重隔离。因此，保持存储在电容器“Cs”上的信号，直到采样时钟CLK的下一 OFF 到ON边沿(图中未示出)到达。图2是根据一个或多个实施例的具有开关本体PMOS伪FET的一个开关本体PMOS S/H开关的一个示例实现方式200的电路图示。示例200可以但并非必然被构造为图1的 示例10的结构上的附加结构。然而，为了辅助理解诸如示例200的实施例的构思，将该示 例描述为图1的示例10的附加结构，其中所有类似部件具有类似附图标记，除非另外指出 或根据上下文清楚看出，所有类似部件执行类似操作以完成类似功能。参照图2，示例200分别用第一和第二分支202和204代替图1的第一和第二分支 12和18。第一分支202插入与第一 PMOS信号开关FET M串联的第一 PMOS伪FET 206， 类似但不相同地，第二分支204插入与第二 PMOS信号开关FET 26串联的第二 PMOS伪FET 208。第二 PMOS伪FET 208与第一 PMOS伪FET的布置方式不同，因为为了后续部分处更 详细描述的功能，第一 PMOS伪FET 206连接在从输入节点A至第一 PMOS信号开关FET 24 的路径上，而第二 PMOS伪FET 208连接在第二 PMOS信号开关FET沈与输出节点B之间的 路径上。第一和第二 PMOS伪FET (这里被称作“伪FET”)各自的源极和漏极例如通过一条 导线(表示为线，但没有单独编号)被短接在一起，该导线在伪FET的外部将源极和漏极连 接。继续参照图2，第一和第二 PMOS信号开关FET 24和沈具有如以上参照根据一个 实施例的图1中示例10所述的相应本体连接bl和132。第一和第二 PMOS伪FET 206和 208具有分别标记为“b3”和“b4”的类似相应本体连接。FET本体互补偏置序列发生器电 路210(下文中被称作“互补偏置序列发生器210”)代替图1中示例10的信号开关晶体管 偏置序列发生器电路30。所示的示例互补偏置序列发生器210包括上述一对开关SWl和 Sff3,并且如上所述，第一和第二 PMOS开关FET 24和沈的本体连接bl和M例如经由上述 开关FET偏置线28连接至开关对SWl和SW3。因此如上所述，针对采样模式和保持模式，例 如通过CLK和NCLK的操作，对第一和第二 PMOS信号开关FET施加偏置。示例互补偏置序 列发生器210还包括开关SW2和SW4的第二堆叠，被布置为在任意标记为“SMD”的伪FET 偏置节点上产生特定偏置电压。这经由伪FET偏置线212分别连接至第一和第二 PMOS伪 FET 206和208的本体连接b3和b4。为了在后续部分更详细描述，针对第一和第二 PMOS 伪FET206和208的偏置序列和电平一般与第一和第二 PMOS信号开关FET 24和沈的偏置 序列和电平互补。参照图2，第一和第二 PMOS伪FET 206和208的栅极(未单独编号)受采样和保 持CLK的反转信号的控制，该反转信号可以是上述NCLK。如在后续部分更详细描述的那样， 优选地，CLK和NCLK信号的边沿具有最小偏差，尤其是CLK的上升沿相对于NCLK的相应下降沿，CLK的上升沿将示例200从采样模式切换至保持模式。继续参照图2，在采样模式期间(CLK处于GND的间隔)，开关SW2为OFF，SW4为 ON。因此本体连接b3和b4被偏置在VDD，相反第一和第二 PMOS信号开关FET的本体连接 bl和1^2被偏置在Signal_In电压。在CLK处于GND的同时，NCLK处于VDD，使第一和第二 PMOS伪FET206和208截止。当电路200在CLK到Vdd的上升沿处切换至保持模式时，开关 SW2接通，SW4断开。如图2所示，结果是第一和第二 PMOS伪FET的本体连接b3和b4切换 至输出节点B，如果输出节点B附有保持电容器Cs，则输出节点B是保持信号。在CLK变为 Vdd的同时，NCLK变为GND，并且第一和第二 PMOS伪FET 206和208导通。优选地，由于后续部分中更详细描述的容易理解的原因，第一和第二 PMOS伪FET 206和208的几何形状、性能相关尺寸以及物理实现方位与第一和第二 PMOS信号开关FET 24和沈的几何形状、性能相关尺寸以及物理实现方位相同或基本上相同。参照图2，这种 优选的结构关系由均以同一“W/L”标签来标记的第一和第二 PMOS信号开关FETM和沈以 及第一和第二 PMOS伪FET206和208来表示，其中“W/L”表示“宽度”和“长度”，这些术语 用在这些实施例相关的FET领域中。至于“相同”的意义，将理解，数值范围和特定物理参 数是与应用相关的，并且S/H器件相关领域的普通技术人员在将一般专门知识和工程实践 的一般标准应用于本公开时，可以容易且充分认识到满足应用的具体公差、数值范围等。出于参考的目的，使用如在图2的示例200上执行的所述示意操作，来描述根据一 个实施例的示例方法。S/H器件相关领域的普通技术人员在阅读整个公开时，将理解其补偿 电荷注入效应和时钟馈通效应的构思以及相关进步，足以进一步实践根据一个或多个实施 例的方法。首先，诸如PMOS信号开关FET 24和沈之类的导通PMOS开关的特性在于导电 沟道存在于栅极之下。导电沟道由低至足以从N阱收集正电荷并且在N阱面对栅极的表面 处形成高浓度层(即，沟道)的栅极到本体电压来形成。这在沟道与N阱之间的界面处留 下耗尽区。当PMOS信号开关FET对和沈的栅极电压从GND升至Vdd时，维持上述导电沟 道和耗尽区的电场停止。当然，这将PMOS开关从ON切换至OFF。同时，由于维持导电沟道 的电场停止，因此形成导电沟道的正电荷必须去往其他地方。一些正电荷可以耗散到N阱。 然而，各种因素(特别是包括与沟道中电荷具有相同电场极性的上述耗尽区)防止沟道中 存储的多数正电荷迁移回到N阱中，相反这些正电荷的大部分通过源极和漏极流出。流出 的电荷形成至输入节点A和输出节点B的短持续时间充分电荷注入。到输入节点A的短持 续时间电荷注入引起了过冲(over-shoot)电压，并且这种过冲电压的稳定时间(settling time)由输入信号源的电压电平以及源出电流和排出电流的能力来决定。更重要地，至输出 节点的短持续时间电荷注入引起了信号相关偏移，信号相关偏移可以是非线性误差的主要 源由。这种非线性误差被称作“沟道电荷注入效应”。关于图2中示例S/H馈送电路200的操作和方法的示意示例示出了实施例所提供 的优点和特征，包括消除上述沟道电荷注入效应。现在参照示例图2示例200，在采样模式期间(S卩，当CLK为ON时)，第一和第二 PMOS信号开关FET对和沈导通。因此在这些FET M和沈的栅极之下形成导电沟道。每个 沟道中的总电荷(表示为“Qs”)由器件的尺寸、栅极到源极电压差Ves(Ves = Vg-Vs)和阈值 电压“VTH”来确定。Vth电压是栅极材料与沟道区域中体硅之间的功函数(work function),费米势O^ermi potential)、耗尽层电荷、由于界面处杂质和非理想性而引起的正电荷、栅 极电容以及源极到本体偏置(Vsb)的函数。将理解，在根据实施例的电路中Vsb可以为零，这 是由于在CLK的上升沿，PMOS信号开关FET的本体偏置电平与输入节点A处所表现的信号 电压电平相同，例如，第一 PMOS信号开关FET 24的本体连接b 1可以连接至其源极，并且第 二 PMOS信号开关FET 26的本体连接1^2可以具有与其连接至输出节点B的源极相同的电 压电平，其中，当采样CLK上升沿到来时，对输入信号进行采样，并充分稳定。继续参照图2的示例200，关于PMOS伪FET 206和208，在采样模式期间，NCLK为 OFF (是Vdd)，因此，这些FET截止。如上所述，它们的相应本体连接b3和b4通过Vdd电源电 势而被反向偏置。反向偏置在206和208中均引起反向偏置p-n结，并因此建立了围绕它们 相应源极和漏极区域的耗尽区。在NCLK的上升沿存在于伪PMOS FET 206、208的N阱(下 文中称作耗尽区)中的电荷(这里被任意标记为“Qh”)在该沿之后在短时间间隔内耗散。 由于通过FET 206和208的本体反向偏置而形成的耗尽区，从伪PMOS FET 206、208各自的 源极和漏极排出电荷Qh，然后电荷在向输入节点A提供输入信号的信号源与Cs之间分布。 然而，由于在采样模式中，由于第一和第二 PMOS信号开关FET对和沈导通，存在从输出节 点B到信号源的DC路径，最终迫使采样电容器Cs上的采样电压具有与Signaljn相同的 值，而不是由电荷Qh来确定。当CLK从GND变化到Vdd时，电路200变化到保持模式，由于第一和第二 PMOS信号 开关FET对和沈截止，输入节点A与输出节点B隔离。采样模式期间在FET对和沈中 形成的沟道于是消失，并且将每个沟道中的总电荷“Qs”排到输入节点A和输出节点B。同 时，如上所述，变到OFF的CLK和变到ON的NCLK控制开关SWl和SW3经由线观将Vdd连接 至本地连接bl和1^2，将Vsb设置为负电压VS-VDD。这与上述针对采样模式期间PMOS伪FET 206和208(在该模式期间FET 206、208被反向偏置)的情况相同。保持模式期间对PMOS FET 24和沈的这种反向偏置在它们的栅极下建立了耗尽区。假定MOS FET 24和沈的物理尺寸、几何形状以及其他参数值与PMOS伪FET 206 和208的相应物理尺寸、几何形状以及其他参数相同，来自PMOS FET对和沈中新产生的 耗尽区的电荷等于Qh。如上所述，Qh也注入到输入节点A和输出节点B。因此，由于PMOS FET对和沈的截止，在输入节点A和输出节点B处表现出的总电荷是Qs+Qh。PM0SFET 24 和沈截止的同时，PMOS伪FET 206和208导通，从反向偏置耗尽状态到导通状态，这是由于 馈送206、208栅极的NCLK变为GND。开关SW2和SW4在CLK和NCLK的控制下也发生变化， 将206和208的本体偏置到输出节点B上的电压，在输出节点B处是存储在Cs电容器中的 采样信号。因此，在206和208的栅极之下建立了沟道。将理解的是，所建立的这些沟道的 每个新实例吸收电荷Qs，此外，电荷Qh需要填充耗尽区，该耗尽区是采样模式中在PMOS伪 晶体管206、208中产生的。本领域普通技术人员根据上述描述将理解，当根据图2的示例200的S/H馈送电 路(使PMOS伪FET 206和208的物理参数与PMOS信号开关FET 24和沈的物理参数匹 配)从采样状态切换到保持状态时，PMOS伪FET所吸收的总电荷是Qs+Qh。这与上述在保 持模式期间从PMOS信号开关FET 24和沈的沟道和耗尽区注入的总电荷正好相等。因此，容易看到，在所描述的对根据图2的示例200的S/H器件的采样和保持操作 中，在Cs上不会添加附加电荷，也不会引入任何偏移。因此，除了根据图2的示例200的S/H馈送电路的其他特征和益处之外，一个特征和益处在于连接在输入节点A与输出节点B 之间的PMOS信号开关FET (例如FET M和沈)的“沟道电荷注入效应”可以得到完全补偿。将描述在根据图2的示例200的采样和保持器件中的时钟馈通效应消除，这种时 钟馈通效应消除由根据实施例对S/H器件执行的S/H操作和方法所提供。一般地，所示实 施例中没有伪FET 206和208的情况下，一种类型的时钟馈通源于CLK变化状态(S卩，CLK 边沿)的电压变化通过PMOS信号开关FET 24和沈的栅极到源极/栅极到漏极寄生电容 器耦合至采样电容器Cs和输入节点A。参照图2，示出了这些寄生电容，并标记为模型元件 “Cgs” 和 “Cgd”。如以上参照图2所述，在采样到保持转变时，CLK信号从GND切换到VDD。CLK的电 压变化Vdd于是经由第一 PMOS信号开关FET 24的寄生电容器“Cgd”以及经由第二 PMOS信 号开关FET 26的寄生电容器“Cgs”耦合至输出节点B，然后在这些寄生电容器与保持电容 器Cs之中重新分布。不存在诸如图2的PMOS伪晶体管206和208之类的伪FET或等同物 (栅极偏置通常与PMOS信号开关FET对和沈的栅极偏置互补)的布置的情况下，这产生 了可以被称作+Vtw sw的偏移。此外，出于类似的原因，在不存在诸如图2的示例200之类的 S/H馈送电路的上述特征的情况下，采样到保持转变期间CLK的电压变化Vdd经由第一 PMOS 信号开关FET M的所示寄生电容器“Cgs”以及第二 PMOS信号开关FET沈的所示寄生电 容器“Cgd”耦合至输入节点A。本领域普通技术人员将理解，这种耦合引入了正的假信号 (glitch)ο现在参照图2，在CLK信号从GND到Vdd的上述切换(发起从采样模式到保持模式 的变化)的同时，连接至PMOS伪晶体管206和208的栅极的NCLK从Vdd切换至GND。根据 一个优选实施例，PMOS伪晶体管206和208在结构上实质上等同于PMOS信号开关FET 24 和26，具有与PMOS信号开关FET 24和洸实质上相同的“Cgs”和“Cgd”值。因此，参照 PMOS伪FET 208，该FET 208的栅极处所获得的电压变化(等于-Vdd)通过FET寄生电容器 “Cgs”和“Cgd”耦合至输出节点B，然后在这些电容器与Cs保持电容器之间共享。这产生 了可以被任意标记为"-Vtwjiu■”的另一偏移。类似地，参照PMOS伪FET 206，当连接至PMOS伪FET 206的栅极的NCLK从Vdd切 换至GND时，电压变化经由FET 206的“Cgs”和“Cgd”耦合至输入节点A，并且进入输入节 点A，引入了负的假信号。如上所述，根据图2的S/H馈送电路200所示例的至少一个上述实施例，PMOS信 号开关FET 24和沈以及PMOS伪FET 206和208可以在物理上彼此相关地来构造和布置， 使得第二 PMOS伪FET 208的“Cgs”和“Cgd”等于第二 PMOS信号开关FET 26的“Cgs”和 第一 PMOS信号开关FET 24的"Cgd",以及第一 PMOS伪FET 206的“Cgs”和“Cgd”分别等 于第一 PMOS信号开关FET 24的“Cgs”和第二 PMOS信号开关FET 26的“Cgd”。因此，"+Voff sw"和"-Vtw duwy”之和可以为零，因此提供了以下益处和特征可以消 除Cs上的偏移，可以消除假信号。于是，因此可以消除时钟馈通效应。即使受到PMOS信号 开关FET 24和沈与PMOS伪FET 206和208之间失配的影响，也至少将时钟馈通效应降低 至FET 24和沈与FET 206和208之间的工艺失配所约束的水平。根据上述实施例的S/H馈送电路的预期应用包括共模电压(定义为电源电势Vdd 的一半)的采样和保持，以最大化开关电容器电路的动态范围，以及围绕共模电平以有限变化范围摆动的模拟信号。优选地，所有开关本体器件(即，FET 24J6、206和208)仅采用 PMOS FET。优选地，在信号路径中不存在NMOS FET，因此在输入节点A处不发生负的假信号 可以接通开关，并且潜在地泄露在保持电容器Cs上存储的电荷，这会引入另一偏移。优选 地，如果例如在图1的偏置序列发生器30或图2的偏置序列发生器210、本体连接切换网络 中使用任何NMOS器件(在图1或2中未示出)，则可以在针对PMOS FET 24J6、206和208 的N阱所形成于的P衬底上构造这些NMOS器件，并且优选地，由地电势对任何这样的NMOS FET的本体进行偏置。因此，如果使用任何这样的NMOS器件，则不需要单独的P阱。这提供 了另一益处可以使用简单(如果不是最简单的话)数字CMOS工艺来实现根据这些实施例 的S/H器件开关。图3示出了可以在图2的示例电路200中实现互补偏置序列发生器电路210的示 例配置300。参照图3，示例300包括CMOS开关302和PMOS FET开关304的堆叠布置，以产生 针对PMOS信号开关FET 24和沈的本体连接bl和M的偏置电压。在302和304的堆叠 布置中，CMOS开关302的一端302A可以连接至图2的输入节点A(图3中未示出)，另一端 302B可以连接至PMOS FET 304的漏极304D，并且PMOS FET的源极304S可以连接至VDD。 COMS开关302的另一端302B与PMOS FET的漏极304D之间的所示连接可以形成图2所示 的节点SB，馈送PMOS信号开关FET 24和沈的本体连接bl和1^2。可以看出，当CLK为ON 时(是GND)，CMOS开关302接通，并且由于NCLK为OFF，PMOS FET开关304断开。节点SB 因此连接至输入节点A，来接收Signal_In。当CLK为OFF且NLCK为ON时，302和304的 状态反转，并且节点SB通过PMOS FET开关304连接至Vdd。CMOS开关302和PMOS FET开 关304的所示堆叠还可以实现图1的根据一个实施例的S/H馈送电路10的偏置序列发生 器30。继续参照图3，示例300还可以包括CMOS开关306和PMOS FET开关308的堆叠布 置，以产生馈送PMOS伪晶体管206和208的本体连接b3和b4的偏置电压。该操作类似于 CMOS开关302和PMOS FET开关304的堆叠布置的上述操作。当NCLK为ON(是GND)时， COMS开关306接通，并且由于CLK为OFF，PMOS FET开关308断开。节点SMD因此连接至 输出节点B，以接收在采样电容器Cs上存储的信号。当NCLK为OFF且CLK为ON时，306和 308的状态反转，并且节点SMD通过PMOS FET开关308连接至VDD。将理解的是，图3示出了电路功能框图，并且可以不代表与PMOS信号开关FET 24 和沈和/或PMOS伪晶体管206和208有关的开关SWl至SW4的优选物理布置。根据一个或多个实施例的一个方面，相对于形成具有图2所示实施例的S/H馈送 电路的部件，形成图3的示例300的部件的以下物理布置可以是优选的SW1的CMOS开关 302实现方式优选地可以位于PMOS信号开关FET 24和沈的本体与输入节点A之间；SW3 的PMOS开关304实现方式优选地可以位于PMOS信号开关FET 24和沈的本体与Vdd电源 之间；SW2的CMOS开关306优选地可以位于PMOS伪FET 206和208的本体与输出节点B之 间；以及SW4的PMOS FET 308实现方式优选地可以位于PMOS伪FET 206和208的本体与 电源干线Vdd之间。继续参照图3，可以由Vdd电源电势对在示例切换网络300中使用的PMOS器件的 本体进行偏置，并且可以由GND电势对CMOS开关302和306内的NMOS器件(未单独编号)的本体进行偏置。图4示出了采样和保持控制信号生成电路的一个实现方式400的电路图，以从给 定CLK_IN生成CLK和NCLK。参照图4，示例400包括反相器402，由连接在Vdd与GND之间 的PMOS FET (示出，但未单独编号)和NMOS FET (示出，但未单独编号)的堆叠形成；以及 常通(always-on)缓冲器404，由PMOS通过(pass)晶体管(示出，但未单独编号)和NMOS 通过(pass)晶体管(示出，但未单独编号)的并行连接形成。继续参照图4，在示例反相器402中，PMOS FET的源极连接至Vdd，并且PMOS FET的 漏极连接至NMOS FET的漏极，该连接是从中生成NCLK的中间点。反相器402的NMOS FET 的源极连接至GND。给定CLK_IN连接至反相器402中两个FET的栅极。容易看出，当CLK_ IN为Vdd时，PMOS FET截止且NMOS FET导通，从而从中生成NCLK信号的接点连接至GND。 NCLK因此是CLK_IN信号的反转、延迟版本。NCLK被延迟是由于形成反相器402的FET的 固有开关延迟。延迟量可以是被任意称作DLl个单位时间。继续参照图4，常通缓冲器404生成CLK作为CLK_IN信号的延迟、非反转版本。延 迟量DL2优选地与DLl相同，例如这通过使缓冲器404的FET形成为与反相器402的FET具 有相同、近似相同的物理参数、相对物理布置。缓冲器404常通，这是因为其PMOS FET的栅 极连接至GND且其本体被偏置在VDD，以及匪OS FET的栅极连接至Vdd且本体被偏置在GND。 缓冲器404的FET因此完全导通，使得CLK信号在全GND到Vdd范围之中摆动。DLl与DL2之间的公差(在固定范围方面或在统计方面)是应用相关的，S/H器件 领域的普通技术人员考虑到具体应用，在阅读本公开时容易指出或认识到这种公差。这些 技术人员容易理解，DLl与DL2之间的最大差值可以通过利用对这些技术人员在阅读本公 开时可认识到的因素进行指定或计算的模型，例如在SPICE上对电路进行建模来确定，上 述因素例如是与PMOS信号开关FET (例如，PMOS FET对和26)以及其关联PMOS伪FET (例 如，FET 206和208)相关联的上述Qh和Qs电荷、这些FET各自的开关特性、这些FET各自 的“Cgs”和“Cgd”值、以及相关迹线延迟和阻抗。本领域普通技术人员在阅读本公开时还容易理解，DLl与DL2之间的最大差值、以 及贯穿实际实现的电路各个点处CLK与NCLK边沿之间的差别将影响以下匹配可操作信号 开关PMOS FET (例如，PMOSFET M和26)在根据上述实施例布置和操作时所呈现的电荷注 入和假信号与PMOS伪FET (例如，PMOS伪FET206和208)在根据上述实施例布置和操作时 所呈现的上述相反动作电荷注入和假信号之间的匹配。图5是S/H馈送开关的一个示例分支的一个示例简要截面图500的示意，出于示 意目的，是根据图2的示意示例200的示例分支202的截面图。参照图5，该示例在具有就 第一 N阱504和第二 N阱506的P衬底502上形成。第一 N阱504可以实现第一 PMOS伪 FET 206的本体，第二 N阱可以实现第一 PMOS信号开关FET M的本体。第一 N阱504可以 包含η+注入508和ρ+注入510和512，η+注入508形成第一 PMOS伪FET 206的本体连接 b3，p+注入510和512形成 Τ 206的漏极和源极(在图2中未编号)。类似地，第二 N阱 506可以包含η+注入514和ρ+注入516和518，η+注入514形成第一 PMOS信号开关FET 24的本体连接bl，ρ+注入516和518形成FET 24的源极和漏极(在图2中未编号)。继续参照图5，形成第一 PMOS伪FET 206的本体连接b3的η+注入508可以连接 至偏置线，例如，图2的偏置线212，以及类似地，形成第一 PMOS信号开关FET 24的本体连接bl的η+注入514可以连接至偏置线，例如，图2的偏置线观。由N阱504上形成的介电 绝缘层522之上的η+多晶硅520所形成的栅极可以连接至NCLK，以形成第一 PMOS伪FET 206的栅极，并且如图2所示，可以连接至NCLK信号。同样，N阱506上形成的介电绝缘层 526之上的η+多晶硅5Μ所形成的栅极可以连接至CLK信号，以形成如图2所示的第一 PMOS信号开关FET 24的栅极。优选地，但并非必要地，由连接至GND的ρ+注入5 对P衬底502进行偏置。尽管已经具体参照各种示例实施例的某些示例方面详细描述了这些示例实施例， 但是应当理解，本发明具有其他实施例，并且可以在各个显而易见方面对其细节进行修改。 本领域技术人员将容易认识到，可以进行变型和修改，而同时保持在本发明的精神和范围 内。相应地，上述公开、说明书和附图仅出于示意的目的，并不以任何方式限制由权利 要求所限定的本发明。
权利要求
1.一种采样/保持馈送开关，用于可切换地将输入节点连接至输出节点以及将输入节 点与输出节点隔离，所述输入节点可连接至信号源以接收输入信号，所述输出节点可连接 至采样电容器，采样电容器用于保持输入信号的采样，所述采样/保持馈送开关包括第一信号分支，在一端连接至输入节点且在另一端连接至输出节点，具有第一 PMOS信 号开关FET和第一 PMOS伪FET，第一 PMOS信号开关FET具有相应开关FET本体连接，第一 PMOS伪FET具有相应伪FET本体连接；第二信号分支，在一端连接至输入节点且在另一端连接至输出节点，具有第二 PMOS信 号开关FET和第二 PMOS伪FET，第二 PMOS信号开关FET具有相应开关FET本体连接，第二 PMOS伪FET具有相应伪FET本体连接；开关FET偏置切换序列发生器，连接至开关FET本体连接，以在输入节点与Vdd之间切 换PMOS信号开关FET的开关FET本体连接；伪FET偏置切换序列发生器，连接至伪FET本体连接，以在输出节点与Vdd之间切换 PMOS伪FET的伪FET本体连接；时钟发生器电路，连接至开关FET和伪FET，被配置为向所述开关FET和所述伪FET输 入多个控制信号，以控制开关FET并控制伪FET，来从第一操作状态切换至第二操作状态。
2.根据权利要求1所述的采样/保持馈送开关，其中，时钟发生器电路生成在采样状态电压与保持状态电压之间切换的时钟信号CLK，以及其中，第一 PMOS信号开关FET具有连接至所述CLK信号的栅极、连接至输入节点的源 极、连接至输出节点的漏极，所述FET被配置为响应于所述CLK处于采样状态电压而在所 述源极和所述漏极之间形成导电沟道，以及响应于所述CLK处于保持状态电压而移除所述 导电沟道，其中，第二 PMOS信号开关FET具有连接至所述CLK信号的栅极、连接至输出节点的源 极、连接至输入节点的漏极，所述FET被配置为响应于所述CLK处于采样状态电压而在所 述源极与所述漏极之间形成导电沟道，以及响应于所述CLK处于保持状态电压而移除所述 导电沟道。
3.根据权利要求1所述的采样/保持馈送开关，其中，时钟发生器电路生成在采样状态电压与保持状态电压之间切换的时钟信号CLK， 并且生成所述CLK的反转信号NCLK，其中，第一 PMOS伪FET具有连接至所述NCLK的栅极、直接连接至第一 PMOS信号开关 FET源极的源极、直接连接至输入节点的漏极，其源极和漏极通过位于第一 PMOS信号开关 FET的源极与输入节点之间的低阻抗金属线而连接，以及其中，第二 PMOS伪FET具有连接至所述NCLK的栅极、直接连接至第二 PMOS信号开关 FET源极的源极、直接连接至输出节点的漏极，其源极和漏极通过位于第二 PMOS信号开关 FET的源极与输出节点之间的低阻抗金属线而连接。
4.根据权利要求1所述的采样/保持馈送开关，其中，时钟发生器电路生成在采样状态 电压与保持状态电压之间切换的时钟信号CLK，并且生成所述CLK的反转信号NCLK，其中开 关FET偏置切换序列发生器包括第一开关，受所述CLK控制以在接通状态与断开状态之间进行切换，所述接通状态响应于所述CLK处于所述采样状态电压，将输入节点连接至第一和第二 PMOS信号开关FET的 开关FET本体连接，所述断开状态响应于所述CLK处于所述保持状态电压，将输入节点与第 一和第二 PMOS信号开关FET的开关FET本体连接断开；以及第二开关，受所述NCLK控制，具有接通状态与断开状态，所述接通状态响应于所述CLK 处于所述保持状态电压，将Vdd节点连接至第一和第二 PMOS信号开关FET的FET开关本体 连接，所述断开状态响应于所述CLK处于所述采样状态电压，将Vdd节点与第一和第二 PMOS 信号开关FET的FET开关本体连接断开。
5.根据权利要求1所述的采样/保持馈送开关，其中，时钟发生器电路生成在采样状态 电压与保持状态电压之间切换的时钟信号CLK，并且生成所述CLK的反转信号NCLK，其中伪 FET偏置切换序列发生器包括第一开关，受所述NCLK控制以在接通状态与断开状态之间进行切换，所述接通状态响 应于所述CLK处于所述保持状态电压，将输出节点连接至第一和第二 PMOS伪FET的伪FET 本体连接，所述断开状态响应于所述CLK处于所述采样状态电压，将输出节点与第一和第 二 PMOS伪FET的伪FET本体连接断开；以及第二开关，受所述CLK控制，具有接通状态与断开状态，所述接通状态响应于所述CLK 处于所述采样状态电压，将Vdd节点连接至第一和第二 PMOS伪FET的伪FET本体连接，所述 断开状态响应于所述CLK处于所述保持状态电压，将Vdd节点与第一和第二 PMOS伪FET的 伪FET本体连接断开。
6.根据权利要求1所述的采样/保持馈送开关，其中，时钟发生器电路接收给定时钟信 号CLK_IN，以响应于此生成时钟信号CLK以及和所述CLK的反转信号NCLK，所述时钟发生 器电路包括反相器，由具有给定PMOS晶体管大小的一个PMOS晶体管以及具有给定NMOS晶体管大 小的一个NMOS晶体管形成，用来接收CLK_IN，并且响应于此，生成所述NCLK ；以及常通缓冲器，接收所述CLK_IN，并响应于此，生成所述CLK，所述常通缓冲器由具有所 述给定PMOS晶体管大小的PMOS晶体管以及具有所述给定NMOS晶体管大小的NMOS晶体管 形成。
7.根据权利要求1所述的采样/保持馈送开关，其中，第一 PMOS信号开关FET具有给定几何形状、给定性能相关尺寸以及给定物理实 现方位，以及其中，第二 PMOS信号开关FET、第一信号分支中的第一 PMOS伪FET以及第二信号分支 中的第二 PMOS伪FET各自均具有与所述给定几何形状、所述给定性能相关尺寸以及所述给 定物理实现方位相同的几何形状、性能相关尺寸以及物理实现方位。
全文摘要
本发明提供了具有开关本体伪单元的开关本体PMOS开关，具体地一种模拟采样和保持开关，该开关具有从输入节点延伸至与保持电容器相连接的输出节点的并行分支，每个分支具有与PMOS伪FET串联的PMOS信号开关FET。采样时钟控制PMOS信号开关FET的导通-截止切换，并且采样时钟的反转信号控制PMOS伪FET的互补导通-截止切换。偏置序列发生器电路与PMOS信号开关FET和PMOS伪FET的相应导通-截止状态同步地，对PMOS信号开关FET进行偏置，并且以互补方式对PMOS伪FET进行偏置。PMOS伪FET的导通-截止切换注入电荷，抵消PMOS信号开关FET的电荷注入，并且注入假信号，抵消PMOS信号开关FET注入的假信号。
文档编号H03K17/687GK102088282SQ201010578280
公开日2011年6月8日 申请日期2010年12月3日 优先权日2009年12月3日
发明者凯文·马胡提, 吴琼 申请人:Nxp股份有限公司