专利名称：基于低成本多路并行高速率的a/d采样电路板的制作方法
技术领域：
本发明涉及一种可广泛使用的数字信号处理技术，该项技术主要涉及高速数据采 集方面。
背景技术：
以现代通信理论为基础，以数字信号处理为核心，以微电子技术为支撑的软件无 线电技术在最近几年取得了极大发展，引起了包括军事通信、个人移动通信、微电子以及计 算机等电子领域的巨大关注和广泛兴趣。但是，由于受半导体技术的限制，从射频信号直接 数字化几乎是不可能的。而中频信号的数值化所需A/D，以及后续数字中频信号处理所需的 FPGA、DSP等器件，在一定程度上满足了软件无线电的要求。随着近年来数字信号处理技术的发展，许多理论，比如欠采样、信号多相滤波等日 益成熟，都为中频数字化，甚至宽带中频信号的数字化处理提供了实现的基础。因此，以较低成本对中频信号进行并行高速数字信号处理是实现软件无线电的重 要途径。在传统信号处理中，多路并行数据采样系统在各个通道间必然存在差异，从而会 引入新的误差，使得整体性能下降。一个误差来源是由于所需精度的时钟在目前的技术条 件下是很难做到的，而各路之间的时延不等造成了采样实际上是非均勻采样，从而引起采 样点偏移；另一个来源是通道间增益不一致。这些误差使得输入信号被多通道并行系统采 样后难以无失真地复合。但这两种误差都只与电路结构与采样器件有关，属于系统误差，在 采样系统构成后可以经过误差测量，采用软件方式进行修正。
发明内容
本发明的目的是提供一解决其技术问题所采用的技术方案是依据以前分析，本 项高速数据采样技术从软、硬两个方向进行具体设计实现
1.硬件方面
1采用较精确的时钟芯片和分配芯片； 1时钟、输入模拟信号等在印制电路板上走线要严格等长； 1对各A/D芯片提供精确的同一参考电压，并使用同一电源芯片。为验证相关设计有效性，本方案设计了相关电路图，具体原理参见图1，由此可见 硬件模块分为5部分，分别为模拟信号输入模块，时钟产生和分配模块，并行ADC模块， FPGA模块和DSP模块。其中前3个模块我们统称为采集部分，后两个部分我们统称为存储 分析部分。a)模拟信号输入模块
采用一块宽带差分运放AD8351组成，它完成的主要功能是对模拟输入信号进行单端 转差分操作以驱动ADC，以获得最好的采样效果。b) 时钟产生和分配模块
3这个模块主要是由一块ADF4360-7和一块AD9510组成，其中ADF4360-7负责产生等效 采样时钟，AD9510负责将这个时钟4分频并输出依次相移90度的4路LVPECL信号来分别 驱动4块ADC。C) ADC 模块
采用4块AD9480来进行并行采样，在PCB制版时严格保证时钟线和模拟信号输入线到 每块ADC的距离等长，并采用ADR510作为运放和4块ADC的统一参考电压源。d) FPGA 模块
选择了 XLINX公司的XC3S400PQ208-4来接收AD9480输出的LVDS电平的时钟和数据， 并存放在内部RAM中，共存32KBytes(相当于每路SKBytes )。后通知DSP读入数据进行采样 效果的检验和误差校正(现阶段先在DSP中实现误差校正算法，以后会分解算法并在FPGA 中实时实现)。e) DSP 模块
选择TMS320VC5509A来进行采样效果的验证和初期的误差校正工作，DSP通过EMIF接 口和FPGA通信，从FPGA内部实现的FIFO中读出数据并处理。2.软件方面
在高速数据采集过程中，误差引入过程相对比较复杂，此处就不再就此做理论分析。但 是其主要误差主要归结为三类
a) A/D偏置幅度非均勻引入误差
A/D的偏置误差对系统的影响是产生和A/D个数相同的附加频率分量，附加频率分量 位于和采样频率和A/D个数有关的固定频率点上，并且等间隔地分布在频率轴上，其位置 和输入信号的频率无关。b) A/D增益幅度非均勻引入误差
如果系统的采样角频率ω8= 2π/Τ。在一个频率周期内包含M对谱线，M为并行采用 通道数。那么信号的主谱线位于(ω0，ω8-ω0)处，附加频率分量谱线等间隔的分布在频 率轴上，频率间隔为ω s/M，而且每对谱线的中心以ω s/M等间隔均勻分布，每对谱线的系 数为A(k)/2j和-八(厘-10/2」，且六00=六(1-10，A(k)即为增益幅度非均勻引入误差。c) 时延误差
周期信号经非均勻取样后产生一系列附加谱线，相邻谱线在频率轴上的间隔为 f:,/M。/5为采样频车f为并行采用通道数。综合以上分析，软件校正方式如下 1时延误差的矫正
根据傅里叶变换的时移性质，时间误差与采样周期？；的比值力+则对应的频域
变化为频域值乘以r—。让采样信号通过理想频率响应为f·—的全通滤波器即可实现对 时间误差的校正，选择合适的窗函数可求出实际滤波器系数，参考模型见图2。1偏置误差的矫正
为了消除ADC间的偏置误差，我们让每路ADC采样后都减去其固有的直流偏置&，即让4路ADC的直流偏置都变为0，这样就消除了偏置对采样的影响。1增益误差的矫正
为了消除ADC间的增益误差，然后将后三路信号都乘以与第一路信号的幅度比，这
样就使后三路信号都与第一路信号的增益保持一致。从而消除通道间的增益误差。
图1是本发明的电路原理图。图2是多项式逼近的全通滤波器结构框图。图3是并行采样数据时域及频谱幅度图(其中圆圈中所示为高次谐波)。图4是采集数据时域与频谱幅度图。
具体实施例方式本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥 的特征和/或步骤以外，均可以以任何方式组合。本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征，除非特别叙 述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只 是一系列等效或类似特征中的一个例子而已。下面结合附图，对本发明作详细的说明。为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对 本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并 不用于限定本发明。本项高速数据采样技术从软、硬两个方向进行具体设计实现 1采用较精确的时钟芯片和分配芯片；
1时钟、输入模拟信号等在印制电路板上走线要严格等长； 1对各A/D芯片提供精确的同一参考电压，并使用同一电源芯片。3.软件方面
在高速数据采集过程中，误差引入过程相对比较复杂，此处就不再就此做理论分析。但 是其主要误差主要归结为三类
d) A/D偏置幅度非均勻引入误差
A/D的偏置误差对系统的影响是产生和A/D个数相同的附加频率分量，附加频率分量 位于和采样频率和A/D个数有关的固定频率点上，并且等间隔地分布在频率轴上，其位置 和输入信号的频率无关。e) A/D增益幅度非均勻引入误差
如果系统的采样角频率ω8= 2π/Τ。在一个频率周期内包含M对谱线，M为并行采用 通道数。那么信号的主谱线位于(ω0，ω8-ωΟ)处，附加频率分量谱线等间隔的分布在频 率轴上，频率间隔为ω s/M，而且每对谱线的中心以ω s/M等间隔均勻分布，每对谱线的系 数为A(k)/2j和-八(厘-10/2」，且六00=六(1-10，A(k)即为增益幅度非均勻引入误差。f) 时延误差周期信号经非均勻取样后产生一系列附加谱线，相邻谱线在频率轴上的间隔为 /JM。为采样频车Y为并行采用通道数。综合以上分析，软件校正方式如下 1时延误差的矫正
根据傅里叶变换的时移性质，时间误差与采样周期 ;的比值力“则对应的频域
变化为频域值乘以。让采样信号通过理想频率响应为的全通滤波器即可实现对 时间误差的校正，选择合适的窗函数可求出实际滤波器系数，参考模型见图2。1偏置误差的矫正
为了消除ADC间的偏置误差，我们让每路ADC采样后都减去其固有的直流偏置％，即让
4路ADC的直流偏置都变为0，这样就消除了偏置对采样的影响。1增益误差的矫正
为了消除ADC间的增益误差，然后将后三路信号都乘以与第一路信号的幅度比(这
样就使后三路信号都与第一路信号的增益保持一致。从而消除通道间的增益误差。
为验证相关设计有效性，本方案设计了相关电路图，具体原理参见图1，由此可见硬件 模块分为5部分，分别为模拟信号输入模块，时钟产生和分配模块，并行ADC模块，FPGA模 块和DSP模块。其中前3个模块我们统称为采集部分，后两个部分我们统称为存储分析部 分。
本发明并不局限于前述的具体实施方式
。本发明扩展到任何在本说明书中披露的新特 征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。
权利要求
1.一种基于低成本多路并行高速率的A/D采样电路板，包括模拟信号输入电路、时钟 产生和分配模块、ADC模块、FPGA模块和DSP模块；所述模拟信号处理模块主要实现对模拟 信号的输入，以驱动ADC模块；时钟产生和分配模块为ADC模块提供同一时钟基准；FPGA模 块和DSP模块主要用于将经过高速采样处理后形成的数字信号进行采样校正和验证效果。
2.根据权利要求1所述的基于低成本多路并行高速率的A/D采样电路板，其特征是 所述FPGA模块接收ADC模块输出的LVDS电平的时钟和数据是存放在内部RAM中的；共存 32KBytes相当于每路SKBytes后通知DSP读入数据进行采样效果的检验和误差校正；由于 采用低端FPGA的低速型号，速度达不到直接存储250MHZ信号的要求，因此，在FPGA中我们 进行了数据的分裂存储，FPGA内部的FIFO只用工作在125MHz下。
3.根据权利要求1所述的基于低成本多路并行高速率的A/D采样电路板，其特征是 所述DSP模块，选用芯片TMS320VC5509A，进行采样效果的验证和初期的误差校正工作，DSP 通过EMIF接口和FPGA通信，从FPGA内部实现的FIFO中读出数据并处理。
4.根据权利要求1或2或3所述的基于低成本多路并行高速率的A/D采样电路板，其 特征是验证方式是将FPGA内所有的RAM都用来存储ADC的数据，即32K字节，这样，在一 次采样完成以后，DSP读出FPGA内的数据，并以二进制文件的形式写到计算机中，用MATLAB 进行32K点的FFT分析，这样可得到更加详细和直观的频谱图。
5.根据权利要求1或2或3所述的基于低成本多路并行高速率的A/D采样电路板，其特 征是验证方式是将DSP模块工作频率设置在200MHZ，CE1使用16位异步通信方式与FPGA 模块进行数据交换，读写均使用DMA ；FPGA模块内部建一个RAM，DSP模块写时，使用ALTERA 公司的In System Memory Editor工具来观察DSP模块写入的数据是否正确，使用示波器 来观测DSP模块的AWE的速度；DSP模块读时，先初始化FPGA模块里的RAM里的数值，然后 DSP模块读入RAM里的数据，通过DSP模块开发环境CCS看数据是否正确，通过示波器来观 测DSP的ARE的速度。
全文摘要
本发明公开了一种基于低成本多路并行高速率的A/D采样电路板，包括模拟信号输入模块、时钟产生和分配模块、并行ADC模块、FPGA模块和DSP模块。模拟信号输入模块主要实现对模拟信号的输入，时钟产生和分配模块主要为并行ADC模块提供统一时钟基准。该实用新型主要以较低成本实现高速A/D采样。一方面降低硬件开发成本，另一方面更接近目前软件无线电的开发理念。
文档编号H03M1/10GK102006069SQ20101059488
公开日2011年4月6日 申请日期2010年12月20日 优先权日2010年12月20日
发明者王伟权 申请人:四川九洲电器集团有限责任公司