专利名称：一种采样时钟控制电路的制作方法
技术领域：
本实用新型属集成电路设计领域，具体涉及一种采样时钟控制电路，尤其是涉及 一种高速模数转换电路的采样时钟控制电路。
背景技术：
目前，各类高速模数转换电路，如采用过采样算法的模数转换电路，均需要对输入 的模拟信号进行采样。采样时钟由电路内置时钟电路控制。此时钟信号的高电平为电路的 电源电压，低电平为电路的地。采样电路的输入传输门由NMOS管和PMOS管构成，受到采样 时钟的控制。图1是传统的采用时钟控制电路，其中PMOS管Pl漏接信号输入IN、栅接时钟信 号CLK1、源接信号输出OUT、衬底接地VDD ；NMOS管m漏接信号输入IN、栅接延时时钟信 号CLK1N、源接信号输出OUT、衬底接地GND ；反相器Xl的输入接时钟信号CLK1，输出接延 时时钟信号CLKlN0电路工作时时钟相位LCLKl电压为GNDjCLKIN电压为VDD, Pl和Nl 开启，模拟信号从IN输入，OUT输出。时钟相位2，CLKl电压为VDD，CLKlN电压为GND，Pl 和W截止，信号无法导通。当输入信号没有叠加直流偏置信号时，可能出现Vin = Vmin < GND-Vthn，其中Vin为输入电压，Vmin为输入最小电压，Vthn为匪OS管开启电压，则匪OS 管附的栅源电压差VGS = -Vmin > Vthn5Nl无法截止，导致信号从IN输入，出现电路性能 的下降。因此在电路的应用中，当输入一个零直流偏置的模拟交流信号时，输入电压会出 现低于电路地的负信号，此输入的负信号可能使传输门中的NMOS错误开启，造成电路性能 的下降。为解决上述问题，需要在电路外围增加直流偏置的设置，这样会增加应用的成本， 并容易出现错误。
实用新型内容由于现有技术存在的上述问题，本实用新型提出一种采样时钟控制电路，其可有 效解决现有技术存在的问题。为了实现上述目的，本实用新型提出一种采样时钟控制电路，包括第一 PMOS管、 第二 PMOS管、第一 NMOS管、延时模块、基准模块、第一反相器、与非门，其中，第一 PMOS管漏 接信号输入、栅接第一时钟信号、源接信号输出、衬底接电源，第二 PMOS管漏接第二时钟信 号、栅接第一内部连线、源接基准电压、衬底接电源；第一 NMOS管漏接信号输入、栅接第二 时钟信号、源接信号输出、衬底接地；延时模块输入端接第一时钟信号，输出端接第一延时 时钟信号；第一反相器的输入端接第一时钟信号，输出端接第二内部连线；与非门的两个 输入端分别接第二内部连线和第一延时时钟信号，输出端接第一内部连线；电容两端分别 接到第一延时时钟信号、第二时钟信号；基准模块接到基准电压。进一步地，所述延时模块由多级反相器构成，所述延时模块输出端的时钟输出信 号反相于输入端的时钟输入信号，并且时钟输出信号延时不少于5ns。[0008]进一步地，所述延时模块包括第二反相器、第三反相器、第四反相器、第五反相器、 第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反 相器，其中第二反相器的输入端连接到时钟输入信号，输出端连接到第三内部连线；第三反 相器的输入端连接到第三内部连线，输出端连接到第四内部连线；第四反相器的输入端连 接到第四内部连线，输出端连接到第五内部连线；第五反相器的输入端连接到第五内部连 线，输出端连接到第六内部连线；第六反相器的输入端连接到第六内部连线，输出端连接到 第七内部连线；第七反相器的输入端连接到第七内部连线，输出端连接到第八内部连线； 第八反相器的输入端连接到第八内部连线，输出端连接到第九内部连线；第九反相器的输 入端连接到第九内部连线，输出端连接到第十内部连线；第十反相器的输入端连接到第十 内部连线，输出端连接到第十一内部连线；第十一反相器的输入端连接到第十一内部连线， 输出端连接到第十二内部连线；第十二反相器的输入端连接到第十二内部连线，输出端连 接到时钟输出信号。进一步地，所述基准模块包括第二 NMOS管和电流源，其中所述第二 NMOS管漏接基 准电压、栅接基准电压、源接地、衬底接地，所述电流源一端接电源、一端接基准电压。由于采用以上技术方案，本实用新型通过基准模块产生一个低于电源电压的基准 电，作为采样电路中控制传输门中NMOS管的高电平。通过时钟相位的控制和电容的特性， 产生一个比电路的地要低负电压，其值为VREF-VDD，作为控制输入传输门中NMOS的低电 平，从而保证电路在输入未叠加直流偏置的模拟交流信号的情况下仍然可以正常工作。本实用新型通过采样时钟电路的设计，使高速的模数转换电路可以直接输入零直 流偏置交流信号。减少了电路应用时的外围器件，降低了应用成本，方便客户的使用。
图1是传统的采样时钟控制电路；图2是本实用新型的采样时钟控制电路；图3是本实用新型的延时模块的一个实施例；图4是本实用新型的基准模块的一个实施例。
具体实施方式
现结合附图，对本实用新型的具体实施方式
作进一步的详细说明其中，VDD表示电路的电源电压，GND表示电路的地，Vin表示输入信号，Vmin表示 输入信号的最大负电压，Vthn表示NMOS的开启电压，VGS表示MOS管的栅源电压差。图2是本实用新型的采用时钟控制电路，其中电路连接关系如下PM0S管P2漏接 信号输入IN、栅接时钟信号CLK2、源接信号输出OUT、衬底接电源VDD，PM0S管P3漏接时钟 信号CLK3N、栅接第一内部连线NETl、源接基准电压VREF、衬底接电源VDD ；NMOS管N2漏接 信号输入IN、栅接时钟信号CLK3N、源接信号输出OUT、衬底接地GND ；延时模块输入端接时 钟信号CLK2，输出端接延时时钟信号CLK2N ；第一反相器X2的输入端接时钟信号CLK2，输 出端接第二内部连线NET2 ；与非门X3的两个输入端分别接第二内部连线NET2和延时时钟 信号CLK2N，输出端接第一内部连线NETl ；电容Cl两端分别接到第一延时时钟信号CLK2N、 第二时钟信号CLK3N ；基准模块接到基准电压VREF。其中的延时模块可由多级反相器构成，延时模块输出端的时钟输出信号反相于输入端的时钟输入信号，并且时钟输出信号延时不 少于5nsο其电路工作原理为基准模块产生一个低于VDD电压的基准电压VREF(具体取 值应满足VREF < VDD+Vthn+Vmin)。延时模块产生一个与CLK2反相并有一定时间延时时 间的时钟信号CLK2N。时钟相位1 :CLK2电压为GND, CLK2N电压为VDD，所以NET2电压为 VDD, NETl电压为GND。P3开启，CLK3N电压为VREF。P2和N2开启，模拟信号从IN输入， OUT输出。时钟相位2，CLK2电压为VDD，由于存在一个延时时间，此时CLK2N电压为仍为 VDD, NET2电压为GND，NETl电压为VDD。P3截止，CLK3N电压仍为VREF，P2截止，N2仍 然开启。时钟相位3，CLK2N电压变为GND，由于CLK3N没有电流通路，其电压为CLK3N = CLK2N-(VDD-VREF) = VREF-VDD，N2截止，信号无法导通。当输入信号没有叠加直流偏置时， 可能出现:Vmin < GND-Vthn。此时 N2 的栅电压为 VREF_VDD，N2 的 VGS = VREF-VDD-Vmin, 由于VREF < VDD+Vthn+Vmin，所以N2的VGS < Vthn, N2仍然截止，信号无法通过。图3是本实用新型的延时模块的一个具体实施例。电路连接关系如下延时模块 包括第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反 相器、第九反相器、第十反相器、第十一反相器、第十二反相器，其中第二反相器X4的输入 端连接到时钟输入信号CLKIN，输出端连接到第三内部连线NET3 ；第三反相器)(5的输入端 连接到第三内部连线NET3，输出端连接到第四内部连线NET4 ；第四反相器)(6的输入端连接 到第四内部连线NET4，输出端连接到第五内部连线NET5 ；第五反相器X7的输入端连接到第 五内部连线NET5，输出端连接到第六内部连线NET6 ；第六反相器X8的输入端连接到第六内 部连线NET6，输出端连接到第七内部连线NET7 ；第七反相器X9的输入端连接到第七内部 连线NET7，输出端连接到第八内部连线NET8 ；第八反相器XlO的输入端连接到第八内部连 线NET8，输出端连接到第九内部连线(NET9)；第九反相器Xll的输入端连接到第九内部连 线NET9，输出端连接到第十内部连线NETlO ；第十反相器X12的输入端连接到第十内部连线 NET10，输出端连接到第十一内部连线NETll ；第十一反相器X13的输入端连接到第十一内 部连线NET11，输出端连接到第十二内部连线NET12 ；第十二反相器X14的输入端连接到第 十二内部连线NET12，输出端连接到时钟输出信号CLKOUT。其电路工作原理为通过一串反相器的级联，实现输出的CLKOUT信号对输入信号 的反相，并有0. 5ns以上的延时时间。图4是本实用新型的基准模块的实施例。电路连接关系如下基准模块包括NMOS 管N3和电流源ISRC，其中NMOS管N3漏接基准电压VREF3、栅接基准电压VREF3、源接地 GND、衬底接地GND，电流源ISRC —端接电源VDD、一端接基准电压VREF3。其电路工作原理为漏栅短接的倒比的NMOS管N3相当于一个阻值为R的大电阻， 通过一个基准电流源ISRC即可以得到VREF3 = ISRC*R。VREF3的选取，视具体电路的输入 信号大小确定，应满足VREF3 < VDD+Vthn+Vmin。但是，上述的具体实施方式
只是示例性的，是为了更好的使本领域技术人员能够 理解本专利，不能理解为是对本专利包括范围的限制；只要是根据本专利所揭示精神的所 作的任何等同变更或修饰，均落入本专利包括的范围。
权利要求1.一种采样时钟控制电路，包括第一 PMOS管、第二 PMOS管、第一 NMOS管、延时模块、基 准模块、第一反相器、与非门，其特征在于第一 PMOS管漏接信号输入、栅接第一时钟信号、 源接信号输出、衬底接电源，第二 PMOS管漏接第二时钟信号、栅接第一内部连线、源接基准 电压、衬底接电源；第一 NMOS管漏接信号输入、栅接第二时钟信号、源接信号输出、衬底接 地；延时模块输入端接第一时钟信号，输出端接第一延时时钟信号；第一反相器的输入端 接第一时钟信号，输出端接第二内部连线；与非门的两个输入端分别接第二内部连线和第 一延时时钟信号，输出端接第一内部连线；电容两端分别接到第一延时时钟信号、第二时钟 信号；基准模块接到基准电压。
2.根据权利要求1所述的采样时钟控制电路，其特征在于所述延时模块由多级反相 器构成，所述延时模块输出端的时钟输出信号反相于输入端的时钟输入信号，并且时钟输 出信号延时不少于5ns。
3.根据权利要求1或2所述的采样时钟控制电路，其特征在于所述延时模块包括第 二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第 九反相器、第十反相器、第十一反相器、第十二反相器，其中第二反相器的输入端连接到时 钟输入信号，输出端连接到第三内部连线；第三反相器的输入端连接到第三内部连线，输出 端连接到第四内部连线；第四反相器的输入端连接到第四内部连线，输出端连接到第五内 部连线；第五反相器的输入端连接到第五内部连线，输出端连接到第六内部连线；第六反 相器的输入端连接到第六内部连线，输出端连接到第七内部连线；第七反相器的输入端连 接到第七内部连线，输出端连接到第八内部连线；第八反相器的输入端连接到第八内部连 线，输出端连接到第九内部连线；第九反相器的输入端连接到第九内部连线，输出端连接到 第十内部连线；第十反相器的输入端连接到第十内部连线，输出端连接到第十一内部连线； 第十一反相器的输入端连接到第十一内部连线，输出端连接到第十二内部连线；第十二反 相器的输入端连接到第十二内部连线，输出端连接到时钟输出信号。
4.根据权利要求3所述的采样时钟控制电路，其特征在于所述基准模块包括第二 NMOS管和电流源，其中所述第二 NMOS管漏接基准电压、栅接基准电压、源接地、衬底接地， 所述电流源一端接电源、一端接基准电压。
专利摘要本实用新型公开一种采样时钟控制电路，包括第一PMOS管、第二PMOS管、第一NMOS管、延时模块、基准模块、第一反相器、与非门，其中第一PMOS管漏接信号输入、栅接第一时钟信号、源接信号输出、衬底接电源，第二PMOS管漏接第二时钟信号、栅接第一内部连线、源接基准电压、衬底接电源；第一NMOS管漏接信号输入、栅接第二时钟信号、源接信号输出、衬底接地；延时模块输入端接第一时钟信号，输出端接第一延时时钟信号；第一反相器的输入端接第一时钟信号，输出端接第二内部连线；与非门的两个输入端分别接第二内部连线和第一延时时钟信号，输出端接第一内部连线；电容两端分别接到第一延时时钟信号、第二时钟信号；基准模块接到基准电压。
文档编号H03M1/54GK201937574SQ201020694058
公开日2011年8月17日 申请日期2010年12月30日 优先权日2010年12月30日
发明者严淼, 彭云武, 徐栋, 杨思彦, 陈富涛 申请人:无锡华润矽科微电子有限公司