专利名称：用于模/数转换的σ-δ转换器和方法
技术领域：
此文献中所描述的设备和方法涉及电子电路设计。更特定来说，所述设备和方法涉及斩波器稳定化的模/数转换器和Σ -Δ调制器。
背景技术：
Σ - Δ调制器和其它类型的模/数转换器(ADC)广泛用于通信系统和许多其它应用中。举例来说，在通信系统中，此类装置可用于将中间频率(IF)信号转换为基带频率信号以满足数字信号处理的动态范围要求，并为接收器电路提供改进的适应性和可编程性。 Σ -Δ调制器的优点包括高动态范围，此常常是区分较小所要信号与阻断信号和干扰信号所需要的。Σ -Δ调制器整形带外量化噪声，并允许将抽取滤波与选择性数字滤波和IF混频组合以衰减量化噪声与相邻阻断信号两者。此外，在Σ -Δ调制器架构中选择不同取样率的能力使单一装置能够适于不同要求，例如，由多个RF标准强加的要求。另外，对较高取样率和复合数字信号处理的使用使Σ-Δ转换器展现对于干扰性模拟信号的相对低的敏感性。One-over-f(l/f)噪声为典型转换器(所述词语在本文中应用于Σ -Δ调制器和 ADC)的输出处的一种类型的噪声。减少One-over-f噪声较为困难，因为其与经转换信号处于相同频带内，使得难以将噪声从经转换信号中滤除。一般来说，减少此噪声就芯片面积和功率消耗来说是成本高昂的。在斩波器稳定化的转换器拓扑中，在转换器积分器中的一者或一者以上(通常为来自输入的第一积分器)中同时切换输入极性与输出极性。由于大约同时切换输入极性与输出极性，因而积分器和转换器的组合极性不受影响。所述一个或一个以上积分器中的输入极性与输出极性的切换(所谓的“斩波”)将积分器的运算放大器(op amp)内的经处理的信号转译为较高频率(在所述频率下执行斩波)。如果斩波频率足够高，那么Ι/f噪声被转译为大大超过经处理信号的低频率(例如，少于20KHz的音频频率以上)。此时，可较为容易地滤除经转译到较高频率的Ι/f噪声。感兴趣的读者可能希望检查较早的第4，939，516号美国专利以获取关于斩波器稳定化的转换器的额外信息。另一来源为YuQing Yang等人的“5.62MM2中的114-DB 68-MW斩波器稳定化的立体声多位音频ADC(A 114-DB 68-MW CHOPPER-STABILIZED STEREO MULTIBIT AUDIO ADC IN 5. 62MM2) ”(第 38 期 IEEE 固态电路期刊 12 卷，第 2061-2068 页 (IEEE 2003))。通常在转换器的取样时钟的时钟相位中间进行斩波。切换之后需一段时间来进行稳定，且如果稳定时间与取样时钟周期相比较长，那么稳定问题可能导致稳定失真。因此， 稳定时间的上限由取样频率(其为过取样比的函数)强加。由于较高过取样比会改进整个系统信噪比(SNR)，因而过取样比为系统要求且优选保持于相对较高数目。还可通过某些设计技术来改进稳定时间，然而此类技术一般就功率消耗来说是成本高昂的。尺寸、功率消耗、速度、SNR，和生产成本在设计电子设备，且尤其是便携式电池操作的电子设备(例如无线接入终端)时无法回避(loom large) 0因此，在此项技术中需要改进电子设备(包括Σ -Δ调制器和ADC)的SNR并降低其功率消耗。在此项技术中还需要减小电子设备(包括Σ -Δ调制器和ADC)的尺寸和重量。在此项技术中进一步需要降低电子设备(包括Σ-Δ调制器以及包含积分器和求和器的其它装置)的制造成本。
发明内容
本文中所揭示的实施例可通过提供斩波器稳定化的转换器而解决上述需求中的一者或一者以上，其中在特定时间和/或依据特定时钟转变序列来执行斩波。在一实施例中，一种开关电容器转换器包括求和器、量化器、至少一个积分器，和时钟产生器模块。所述求和器、所述量化器，和所述至少一个积分器经配置为斩波器稳定化的Σ -Δ调制器。所述时钟产生器模块经配置以产生取样时钟的第一相位、所述取样时钟的第二相位、斩波时钟的第一相位，以及所述斩波时钟的第二相位。所述取样时钟的所述第一和第二相位为非重叠的，且所述斩波时钟的所述第一和第二相位为非重叠的。所述时钟产生器模块经配置以在取样时钟的第一相位和第二相位处于非作用中时使斩波时钟的第一和第二相位从作用中转变到非作用中。在一实施例中，一种开关电容器转换器包括求和器、量化器、至少一个积分器，和时钟产生器模块。所述求和器、所述量化器，和所述至少一个积分器经配置为斩波器稳定化的Σ -Δ调制器。所述时钟产生器模块经配置以产生取样时钟的第一相位、所述取样时钟的第二相位、斩波时钟的第一相位，以及所述斩波时钟的第二相位。所述取样时钟的所述第一和第二相位为非重叠的，且所述斩波时钟的所述第一和第二相位为非重叠的。时钟产生器模块包括用于在取样时钟的第一相位和第二相位处于非作用中时使斩波时钟的第一和第二相位从作用中转变到非作用中且用于在取样时钟的第一相位和第二相位处于非作用中时使斩波时钟的第一和第二相位从非作用中转变到作用中的装置。在一实施例中，一种模/数转换方法包括提供开关电容器、斩波器稳定化的Σ -Δ 调制器，其具有求和器、量化器，和至少一个积分器。所述方法还包括产生取样时钟的第一相位、所述取样时钟的第二相位、斩波时钟的第一相位，以及所述斩波时钟的第二相位。所述取样时钟的所述第一和第二相位为非重叠的，且所述斩波时钟的所述第一和第二相位为非重叠的。仅在取样时钟的第一相位和第二相位处于非作用中时发生斩波时钟的第一和第二相位从作用中到非作用中的转变。所述方法额外包括将取样时钟的第一相位和取样时钟的第二相位提供到所述调制器以切换所述调制器的电容器。所述方法进一步包括将斩波时钟的第一相位和斩波时钟的第二相位提供到所述至少一个积分器以用于调制器的斩波器稳定化。在一实施例中，一种模/数转换方法包括提供开关电容器、斩波器稳定化的Σ -Δ 调制器，其具有至少一个求和器、量化器，和至少一个积分器。所述方法还包括以下步骤产生取样时钟的第一相位、所述取样时钟的第二相位、斩波时钟的第一相位，以及所述斩波时钟的第二相位，所述取样时钟的所述第一和第二相位为非重叠的，所述斩波时钟的所述第一和第二相位为非重叠的，其中在所述取样时钟的所述第一相位和所述第二相位处于非作用中时发生所述斩波时钟的所述第一和第二相位从作用中到非作用中的转变，且在所述取样时钟的所述第一相位和所述第二相位处于非作用中时发生所述斩波时钟的所述第一和第二相位从非作用中到作用中的转变。所述方法额外包括将取样时钟的第一相位和取样时钟的第二相位提供到调制器以切换调制器的电容器。所述方法进一步包括将斩波时钟的第一相位和斩波时钟的第二相位提供到所述至少一个积分器以用于调制器的斩波器稳定化。参照以下描述、图式和所附权利要求书将更好地理解本发明的这些和其它实施例及方面。
图1说明Σ - Δ调制器的选定块；图2说明图1的开关电容器差动Σ -Δ调制器实施例的选定组件；图3说明用于图2的Σ -Δ调制器中的有源装置与反馈电容器的组合的选定组件；图4说明图2的Σ -Δ调制器中的取样和斩波时钟相位的定时序列；以及图5说明在转变图4中所示的时钟的相位时由状态机执行的方法的选定步骤。
具体实施例方式在此文献中，词语“实施例”、“变型”和类似表述用于指代特定设备、过程或制品， 但未必指代相同设备、过程或制品。因此，在一处或上下文中使用的“一个实施例”(或类似表述)可指代特定设备、过程或制品；在不同处的相同或类似表述可指代不同设备、过程或制品。表述“替代实施例”和类似短语可用于指示若干不同可能实施例中的一者。可能实施例的数目未必限于两个或任何其它数量。词语“示范性”可在本文中用以意味着“充当实例、例子，或说明”。本文中描述为 “示范性”的任何实施例或变型未必应理解为与其它实施例或变型相比是优选或有利的。此描述内容中所述的所有实施例和变型均为经提供以使所属领域的技术人员能够制作和使用本发明的示范性实施例和变型，且不必限制给予本发明的合法保护范围。词语“缓冲器”与“放大器”可互换使用，每一者均涵盖放大、衰减、缓冲、伴有放大的缓冲，和伴有衰减的缓冲的功能。视所涉及的信号的特定类型而定，缓冲器和放大器可经配置以在模拟或数字域内起作用(处理信号)。在论述不同取样和斩波时钟相位的下降和上升沿的上下文中，词语“引起”及其各种屈折语素(inflectional morpheme)用以指示因果关系和/或定序。因此，“第一边沿引起第二边沿”可理解为所述第一边沿为所述第二边沿的直接或间接的原因；同一短语也可在“第二边沿必须在第一边沿后”的意义上加以理解。时钟的“非重叠”相位意味着同一时钟的相位不同时处于作用中。作用中的相位通常使由所述相位控制的开关闭合。图1说明示范性Σ -Δ调制器100的选定块。Σ -Δ调制器100包括输入缓冲器 /放大器105、求和器110、积分器115、中间放大器120、另一积分器125、另一求和器130、前馈放大器135、量化器140，和反馈数/模转换器145。在此实施例中，如图1中所说明而布置这些块。可使用开关电容器电路来实施Σ -Δ调制器100的选定或所有模拟块。在开关电容器电路设计中，通过使用不同时钟相位断开和闭合的开关而使电荷在不同电容器之间移
7动。通常，时钟相位为非重叠的，使得一些开关处于接通状态同时其它开关处于切断状态， 且反之亦然。量化器140可为单一位量化器(例如比较器)，或其可为多位量化器。在一示范性变型中，量化器140为二位量化器。还可能存在更长的位长度。如通常情况，所述位长度 (量化器的分辨率)低于Σ -Δ调制器100的输出的分辨率。图2为Σ -Δ调制器100的差动变型的选定组件的放大图。首先进行符号解释， Vinp和Vm代表正和负差动输入电压，而φ2Ρ和φ2Ν为指示由量化器140执行的先前量化比较的结果的信号。一般地，在量化器的输出信号的控制下，所述两个信号φ2Ρ和φ2Ν中的一者在φ2处于作用中时处于作用中。开关Scp1由于切换或取样时钟的一个相位处于作用中而接通(闭合)，所述两个相位为非重叠的。开关Scp2由于切换或取样时钟的第二相位处于作用中而接通。类似地，Sipp为由φ2Ρ接通的开关，且3_为由φ2Ν接通的开关。差动参考电压
和tefN界定到Σ -Δ调制器100的有效输入的范围，而Vrefmid为处于由和Vreffl界定的范围中间的参考电压。应注意，在变型中，取样相位和积分相位可颠倒。电容器Cff为在由(图1的)放大器135界定的路径中的前馈电容器；应注意，在图2的变型中，不存在对应于放大器135的有源装置。电容器Cfbl和Cfb2为用于积分器115 和125的反馈电容器。电容器Cinl和Cin2分别形成求和器110和130的部分。可将电容器 Cdac视为求和器110、积分器115和/或反馈DAC 145的一部分。且，电容器Cquant基本上为到量化器140的输入处的取样与保持电容器。装置11 和12 分别为积分器115和125的有源装置。应注意，在此实施例中， 这些有源装置中的每一者还实施所述求和器中的一者；因此，装置11 为积分器115和求和器110的一部分，而装置12 为积分器125和求和器130的一部分。如下文将更详细论述，这些装置中的至少一者经配置而具备斩波器稳定化，其中以下文描述的特定方式执行斩波器稳定化。因为第一积分器(建置于装置11 周围，最接近Σ -Δ调制器100的输入处)造成Ι/f噪声的主体，因而在一些实施例中，仅第一积分器的有源装置使用如此文献中描述的斩波器稳定化。最后，图2中的块180为时钟产生器，其经配置以产生取样时钟的相位φ 和φ2，以及下文更详细描述的斩波时钟的相位Tl和Τ2。通常，φι与φ2之间的延迟或相位差为非同步的，相位Tl与Τ2之间的延迟也是非同步的。同时，φ 与φ2为同一取样时钟的不同相位， 且因此在相同频率下操作。类似地，Tl与Τ2为同一斩波时钟的相位，且因此在相同频率下操作。在此实施例中，斩波时钟频率为取样频率除以一整数。在变型中，除数为可编程的， 且可等于2或任何其它大于1的整数。图3为有源装置115a(虚线内)与电容器Cfbl的组合300 (其使用如下文描述的斩波器稳定化)的选定组件的放大图。应注意，相同原理可应用于Σ -Δ调制器的其它求和器/积分器中的其它有源装置，例如，应用于有源装置12fe。在图3中，非反相输入305 对应于有源装置115a(如图2中所示)的正输入(+)，反相输入310对应于装置11 的负 (_)输入，负输出315对应于装置11 的负输出，且正输出320对应于装置11 的正输出。有源装置11 包括运算放大器或类似的差动装置350(即，具有高输入阻抗、低输出阻抗和高增益的装置)。到运算放大器350的输入经由一组四个开关连接到有源装置 115a的输入；类似地，运算放大器350的输出经由另一组四个开关连接到有源装置11 的输出。如图所示，在斩波时钟的相位Tl处于作用中时开关Sn接通，且在斩波时钟的另一相位T2处于作用中时开关^接通。因此，所述输入与输出可经互换使得在组合300或其所用于的积分器/求和器的转移功能中不导致变化。所述时钟的两个相位的非重叠周期可在所述时钟的作用中周期的(或所述时钟的每一相位的)每一侧上实质上均等地加以划分。 举例来说，可能在作用中的高时钟的上升沿之前和下降沿之后存在5%的非重叠周期。在实施例中，相位Tl和T2为非重叠的，取样时钟的两个相位φ 和φ2也是非重叠的。举例来说，非重叠时钟的工作循环可略低于50 %，例如，为40 %或40 %与50 %之间的某个其它值。斩波时钟可从取样时钟导出，例如，其可由锁相到取样时钟的振荡器或由另一分频器电路产生。在实施例中，斩波时钟频率等于取样时钟频率除以一整数。在特定变型中， 斩波时钟的频率为取样时钟的频率的一半，从而允许针对给定取样频率的最高斩波频率。在操作中，两个积分器115和125在取样时钟相位φ 的作用中周期期间对其输入信号进行取样。当φ2 (取样时钟的另一相位)处于作用中时，对这些样本进行积分。在φ2 的末端处，可在相应积分器的输出处获得经积分的样本。在φ 的后续作用中周期期间，第二积分器125对第一积分器的输出信号进行取样。在第二积分器125已取得其样本之后，第一积分器的斩波相位可改变而不影响第二积分器已获得的样本。因此，双态触发斩波时钟相位的适合时间处于φ 的作用中周期之后。双态触发斩波相位Tl和Τ2所花费的时间一般来说应在可行的情况下尽可能短，使得第一积分器115有足够时间用于稳定。接着，可在φ2 的作用中的相位中双态触发斩波时钟的相位Tl和T2。然而，在实施例中，在φ 与φ2之间的非重叠间隔中双态触发斩波时钟相位Tl和Τ2，如图4中所示。在具有如图4中布置的时钟相位的情况下，斩波时钟的频率为取样时钟的频率的一半。在其它实施例中，在较低频率下执行斩波。再次应注意，在变型中，取样相位和积分相位(φ 和φ2)可颠倒。应注意，尽管取样时钟与斩波时钟可能同步，但这些时钟中的每一者的相位中的一者的定时通常为非同步的。原因如下通常经由一个或一个以上门或发射线引入为取样时钟的周期的一小部分的延迟；所述延迟因此并非时钟相依的。图4说明一实施例中的定时相位的典型序列400，其中斩波时钟(相位Tl和Τ2) 在取样时钟(相位φ 和φ2)的频率一半的频率下操作。图5说明在改变两个时钟(取样和斩波)的四个相位的过程中由非同步状态机执行的方法500的选定步骤。状态机可为图2 的时钟产生器180的一部分。在流程点501处，取样和斩波时钟产生器处于操作中。在步骤510处，产生第一取样相位φ 的第一下降沿(最左)，借此第一取样相位变为非作用中。此转变引起(在短且通常非同步的延迟之后)第二斩波相位Τ2中的下降沿， 借此第二斩波时钟变为非作用中。所述因果关系由箭头405指示，并对应于步骤520。在步骤530处，Τ2的下降沿引起(在短且通常非同步的延迟之后)第一斩波时钟相位Tl的上升沿，从而将相位Tl转变到作用中状态。此转变的因果关系由箭头410指示。在步骤540处，Tl的上升沿引起(在短且通常非同步的延迟之后)第二取样时钟相位φ2中的上升沿，从而将φ2转变到作用中状态。此转变的因果关系由虚线箭头415指示。 所述箭头为虚线，因为在一些实施例中可省略所述因果关系或联系。接着转向φ 的第二(下一后继或最右)脉冲，在步骤550处产生cpl的第二下降沿。 如可从图4观察到的，此处所论述的第二边沿属于下一φ 脉冲，S卩，紧随上文论述的φ 的第一下降沿的脉冲的脉冲。在步骤560处，φ 的第二下降沿引起(在短且通常非同步的延迟之后)Tl的下降沿。此因果关系由箭头420指示。应注意，关于图4所论述的Tl的下降沿和上升沿属于Tl 的同一脉冲。在步骤570处，Tl的下降沿引起(在短且通常非同步的延迟之后)Τ2的上升沿。 应注意，Τ2的此上升沿属于紧随含有上文论述的Τ2的下降沿的Τ2脉冲的Τ2的脉冲。Τ2 的上升沿由Tl的下降沿引起的因果关系由箭头425指示。接着，在步骤580处，Τ2的上升沿引起(在短且通常非同步的延迟之后)φ2的第二上升沿。φ2的此第二上升沿属于紧随φ2的第一上升沿(上文论述)为其一部分的脉冲的 φ2的脉冲。φ2的第二上升沿由Τ2的上升沿引起的因果关系由虚线箭头430指示。所述箭头为虚线，因为在一些实施例中可省略所述因果关系或联系。因此，在一些实施例中，Τ2的上升沿可与φ2的第二上升沿同时发生或甚至晚于φ2的第二上升沿发生。过程500接着终止于流程点599处。应了解，在正常操作中，在时钟的产生和转换器(时钟在其中操作)的操作期间继续重复所述过程的步骤。尽管在本发明中可能连续地描述了各种方法的步骤和决策，但可通过相结合或并行的单独元件非同步或同步地以管线方式或其它方式来执行这些步骤和决策中的一些步骤和决策。不存在以此描述列出步骤和决策的相同次序来执行所述步骤和决策的特定要求，除非明确如此指出，或根据上下文判明，或固有地如此要求。然而，应注意，在选定变型中，按所描述和/或附图中展示的特定序列来执行步骤和决策。此外，并非在每个实施例或变型中均要求每个所说明的步骤和决策，同时在一些实施例/变型中可能需要某些未具体说明的步骤和决策。所属领域的技术人员将了解，可使用多种不同技术和技艺中的任一者来表示信息和信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示可遍及以上描述所引用的数据、指令、命令、信息、信号、位、符号和码片。所属领域的技术人员将进一步了解，可将结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块、电路和算法步骤实施为电子硬件、计算机软件或两者的组合。为了清楚地展示硬件与软件的此可互换性，已在上文中大体上根据其功能性描述各种说明性组件、块、模块、电路和步骤。将此功能性实施为硬件、软件还是硬件与软件的组合取决于特定应用和强加于整个系统的设计约束。熟练的技术人员可针对每一特定应用以变化的方式实施所描述的功能性，但不应将此类实施决策解释为导致背离本发明的范围。结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块和电路可通过通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其经设计以执行本文中所描述的功能的任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处理器，或任一其它此类配置。可能已结合本文中所揭示的实施例描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中，或两者的组合中。软件模块可驻留于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可拆卸盘、CD-ROM，或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从所述存储媒体读取信息并将信息写入到所述存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器和存储媒体可驻留于ASIC中。ASIC可驻留于接入终端中。或者，处理器和存储媒体可作为离散组件而驻留于接入终端中。 提供所揭示的实施例的先前描述以使所属领域的任何技术人员能够制作并使用本发明。所属领域的技术人员将显而易见对这些实施例的各种修改，且在不背离本发明的精神或范围的情况下可将本文中界定的一般原理应用于其它实施例。因此，本发明并不希望限于本文中展示的实施例，而是应被赋予与本文中揭示的原理和新颖特征一致的最广范围。
权利要求
1.一种开关电容器转换器，其包含第一求和器；量化器；至少一个积分器，所述第一求和器、所述量化器和所述至少一个积分器经配置为斩波器稳定化的Σ -Δ调制器；以及时钟产生器模块，其经配置以产生取样时钟的第一相位、所述取样时钟的第二相位、斩波时钟的第一相位，以及所述斩波时钟的第二相位，所述取样时钟的所述第一和第二相位为非重叠的，所述斩波时钟的所述第一和第二相位为非重叠的，所述时钟产生器模块经配置以当所述取样时钟的所述第一相位和所述第二相位处于非作用中时引起所述斩波时钟的所述第一和第二相位从作用中转变到非作用中。
2.根据权利要求1所述的开关电容器转换器，其中所述时钟产生器模块进一步经配置以当所述取样时钟的所述第一相位和所述第二相位处于非作用中时引起所述斩波时钟的所述第一和第二相位从非作用中转变到作用中。
3.根据权利要求2所述的开关电容器转换器，其中所述时钟产生器模块进一步经配置以响应于所述斩波时钟的所述第一相位从非作用中转变到作用中而引起所述取样时钟的所述第二相位从非作用中到作用中的第一组转变，且响应于所述斩波时钟的所述第二相位从非作用中转变到作用中而引起所述取样时钟的所述第二相位从非作用中到作用中的第二组转变，所述第一组的所述转变与所述第二组的转变交替。
4.根据权利要求3所述的开关电容器转换器，其中所述时钟产生器模块包含用于控制时钟转变的非同步状态机。
5.根据权利要求4所述的开关电容器转换器，其中所述量化器为比较器。
6.根据权利要求4所述的开关电容器转换器，其中所述量化器为二位量化器。
7.根据权利要求4所述的开关电容器转换器，其中所述量化器为多位量化器。
8.根据权利要求4所述的开关电容器转换器，其中所述非同步状态机包含用于延迟所述时钟转变的一个或一个以上装置。
9.根据权利要求4所述的开关电容器转换器，其进一步包含第二求和器；以及前馈放大器，其在所述至少一个积分器中的第一积分器与所述第二求和器之间的前馈路径中。
10.根据权利要求9所述的开关电容器转换器，其进一步包含在从所述量化器到所述第一求和器的反馈路径中的反馈数/模转换器。
11.根据权利要求10所述的开关电容器转换器，其中所述至少一个积分器包含多个积分器，其中所述多个积分器中的每一积分器经配置而具备斩波器稳定化。
12.根据权利要求10所述的开关电容器转换器，其中所述至少一个积分器包含第一积分器和第二积分器，所述第一积分器耦合到所述第一求和器以接收所述第一求和器的输出，所述第二积分器耦合到所述第二求和器以将输入提供到所述第二求和器，其中所述第一积分器经配置而具备斩波器稳定化，且所述第二积分器经配置而不具备斩波器稳定化。
13.根据权利要求10所述的开关电容器转换器，其中所述至少一个积分器经配置以用于差动操作。
14.根据权利要求10所述的开关电容器转换器，其中所述时钟产生器模块经配置以使得所述取样时钟的频率等于所述斩波时钟的频率的两倍。
15.根据权利要求10所述的开关电容器转换器，其中所述时钟产生器模块经配置以使得所述取样时钟的频率等于所述斩波时钟的频率的整数倍，所述整数倍大于1。
16.一种开关电容器转换器，其包含求和器；量化器；至少一个积分器，所述求和器、所述量化器和所述至少一个积分器经配置为斩波器稳定化的Σ -Δ调制器；以及时钟产生器模块，其经配置以产生取样时钟的第一相位、所述取样时钟的第二相位、斩波时钟的第一相位，以及所述斩波时钟的第二相位，所述取样时钟的所述第一和第二相位为非重叠的，所述斩波时钟的所述第一和第二相位为非重叠的，所述时钟产生器模块包含用于当所述取样时钟的所述第一相位和所述第二相位处于非作用中时引起所述斩波时钟的所述第一和第二相位从作用中转变到非作用中且用于当所述取样时钟的所述第一相位和所述第二相位处于非作用中时引起所述斩波时钟的所述第一和第二相位从非作用中转变到作用中的装置。
17.根据权利要求16所述的开关电容器转换器，其中所述用于引起转变的装置为非同步的。
18.一种模/数转换方法，所述方法包含以下步骤提供开关电容器、斩波器稳定化的Σ -Δ调制器，其包含第一求和器、量化器，和至少一个积分器；产生取样时钟的第一相位、所述取样时钟的第二相位、斩波时钟的第一相位，以及所述斩波时钟的第二相位，所述取样时钟的所述第一和第二相位为非重叠的，所述斩波时钟的所述第一和第二相位为非重叠的，其中当所述取样时钟的所述第一相位和所述第二相位处于非作用中时发生所述斩波时钟的所述第一和第二相位从作用中到非作用中的转变；将所述取样时钟的所述第一相位和所述取样时钟的所述第二相位提供到所述调制器以用于切换所述调制器的电容器；以及将所述斩波时钟的所述第一相位和所述斩波时钟的所述第二相位提供到所述至少一个积分器以用于所述调制器的斩波器稳定化。
19.根据权利要求18所述的方法，其中当所述取样时钟的所述第一相位和所述第二相位处于非作用中时发生所述斩波时钟的所述第一和第二相位从非作用中到作用中的转变。
20.根据权利要求19所述的方法，其中所述产生步骤包含操作非同步状态机以产生所述取样时钟和斩波时钟。
21.根据权利要求19所述的方法，其中执行所述产生步骤以使得响应于所述斩波时钟的所述第一相位从非作用中转变到作用中而发生所述取样时钟的所述第二相位从非作用中到作用中的第一组转变，且响应于所述斩波时钟的所述第二相位从非作用中转变到作用中而发生所述取样时钟的所述第二相位从非作用中到作用中的转变，所述第一组的所述转变与所述第二组的转变交替。
22.根据权利要求21所述的方法，其中所述产生步骤包含操作非同步状态机以产生所述取样时钟和斩波时钟。
23.根据权利要求22所述的方法，其中所述提供所述量化器的步骤包含提供比较器。
24.根据权利要求22所述的方法，其中所述提供所述量化器的步骤包含提供二位量化器。
25.根据权利要求22所述的方法，其中所述提供所述量化器的步骤包含提供多位量化器。
26.根据权利要求22所述的方法，其中所述非同步状态机包含用于控制所述时钟转变的一个或一个以上非同步延迟机构。
27.根据权利要求22所述的方法，其进一步包含提供第二求和器和前馈放大器，所述前馈放大器在所述至少一个积分器中的第一积分器与所述第二求和器之间的前馈路径中。
28.根据权利要求27所述的方法，其进一步包含提供在从所述量化器到所述第一求和器的反馈路径中的反馈数/模转换器。
29.根据权利要求观所述的方法，其中所述提供至少一个积分器的步骤包含提供多个积分器，其中所述多个积分器中的每一积分器经配置而具备斩波器稳定化。
30.根据权利要求观所述的方法，其中所述提供至少一个积分器的步骤包含提供第一积分器和第二积分器，所述第一积分器耦合到所述第一求和器以接收所述第一求和器的输出，所述第二积分器耦合到所述第二求和器以将输入提供到所述第二求和器，其中所述第一积分器经配置而具备斩波器稳定化，且所述第二积分器经配置而不具备斩波器稳定化。
31.根据权利要求观所述的方法，其中所述提供所述至少一个积分器的步骤包含提供经配置以用于差动操作的所述至少一个积分器。
32.根据权利要求观所述的方法，其中执行所述产生步骤以使得所述取样时钟的频率为所述斩波时钟的频率的两倍。
33.根据权利要求观所述的方法，其中执行所述产生步骤以使得所述取样时钟的频率为所述斩波时钟的频率的整数倍，所述整数倍大于1。
34.一种模/数转换方法，所述方法包含以下步骤提供开关电容器、斩波器稳定化的Σ -Δ调制器，其包含至少一个求和器、量化器，和至少一个积分器；用于产生取样时钟的第一相位、所述取样时钟的第二相位、斩波时钟的第一相位以及所述斩波时钟的第二相位的步骤，所述取样时钟的所述第一和第二相位为非重叠的，所述斩波时钟的所述第一和第二相位为非重叠的，其中当所述取样时钟的所述第一相位和所述第二相位处于非作用中时发生所述斩波时钟的所述第一和第二相位从作用中到非作用中的转变，且当所述取样时钟的所述第一相位和所述第二相位处于非作用中时发生所述斩波时钟的所述第一和第二相位从非作用中到作用中的转变；将所述取样时钟的所述第一相位和所述取样时钟的所述第二相位提供到所述调制器以用于切换所述调制器的电容器；以及将所述斩波时钟的所述第一相位和所述斩波时钟的所述第二相位提供到所述至少一个积分器以用于所述调制器的斩波器稳定化。
全文摘要
一种开关电容器∑-Δ调制器或另一模/数转换器ADC使用斩波器稳定化。在取样时钟相位的非作用中周期期间执行斩波时钟转变，从而减少由斩波引起的电路干扰并在给定特定取样频率的情况下增加可用于电路稳定的时间。非同步状态机可控管取样和斩波时钟转变。在实施例中，第一取样时钟的非作用中转变引起第二斩波时钟的非作用中转变，其又引起第一斩波时钟的作用中转变。所述第一取样时钟的下一非作用中转变引起所述第一斩波时钟的非作用中转变，其引起所述第二斩波时钟的作用中转变。
文档编号H03M3/02GK102422539SQ201080020490
公开日2012年4月18日 申请日期2010年5月12日 优先权日2009年5月12日
发明者赫里特·格勒内沃尔德 申请人:高通股份有限公司