专利名称：电流引导式数字至模拟转换器的制作方法
电流引导式数字至模拟转换器
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本申请的全部权利要求以2009年6月30日申请的美国临时申请(申请号 61/221,658)为优先权基础，该临时申请的申请内容请参考内文。
背景技术：
本发明涉及数字至模拟转换器。在一些实施例中，一种电流引导式数字至模拟转换器(Digital to Analog Converter，以下简称为DAC)包含多个加权(weighted)电流源， 所述加权电流源的输出通过使用多个开关引导至输出终端(output terminal) 0所述多个开关通过多个数字输入信号控制，且电流源的输出被加总以形成模拟输出信号。
于传统的DAC的实施例中，由于所述开关通过多个数字输入信号控制，可能出现由频率抖动而引起的错误，且具有较大的符号间干扰，从而使得数字信号不能被精确地转换为模拟信号。发明内容
本发明之一实施例提供一种数字至模拟转换装置，包含数字至模拟转换模块，用于接收具有第一数据率且与第一频率相关之输入数字信号，所述数字至模拟转换模块亦接收具有高于所述第一频率之第二频率之同步信号，所述数字至模拟转换模块包含上取样电路、延迟电路、第一数字至模拟转换单元、第二数字至模拟转换单元以及加法器。上取样电路产生具有多个位值之第一数字信号，所述多个位值由输入数字信号之位值与零值交替而组成，第一数字信号具有高于第一数据率之数据率；延迟电路对第一数字信号延迟一时间段以产生第二数字信号；第一数字至模拟转换单元基于第一数字信号产生第一模拟信号， 第一数字至模拟转换单元通过所述同步信号来同步；第二数字至模拟转换单元基于第二数字信号产生第二模拟信号，第二数字至模拟转换单元通过所述同步信号来同步；加法器加总第一与第二模拟信号且产生第三模拟信号。该第一和第二数字至模拟转换单元由具有第二频率的单一频率信号进行同步。
该数字至模拟转换装置还具有以下一个或更多的优点。该数字至模拟转换装置具有较小的或者基本无符间干扰以及较小或者根本没有抖动误差。该数字至模拟转换装置可用于具有多工位元连续时钟输出级的增量和(sigma-delta)数字至模拟转换器中。
本发明之一实施例提供一种数字至模拟转换装置包含一数字至模拟转换模块， 用于接收具有一第一数据率且与一第一频率相关之一输入数字信号，该数字至模拟转换模块亦接收具有高于该第一频率之一第二频率之一同步信号，该数字至模拟转换模块包含 一上取样电路，用于产生具有多个位值之一第一数字信号，该多个位值由该输入数字信号之位值与零值交替而组成，该第一数字信号具有高于该第一数据率之一数据率；一延迟电路，用于将该第一数字信号延迟一时间段，以产生一第二数字信号；一第一数字至模拟转换单元，用于基于该第一数字信号产生一第一模拟信号，该第一数字至模拟转换单元通过该同步信号来同步；一第二数字至模拟转换单元，用于基于该第二数字信号产生一第二模拟信号，该第二数字至模拟转换单元通过该同步信号来同步；以及一加法器，用于加总该第一与第二模拟信号，且产生一第三模拟信号。
上述实施例的数字至模拟转换装置还包含下述特征。该第一数字至模拟转换单元包含一第一锁存单元，用于锁存该第一数字信号，该第二数字至模拟转换单元包含一第二锁存单元，用于锁存该第二数字信号，以及该第一锁存单元锁存该第一数字信号之时序与该第二锁存单元锁存该第二数字信号之时序是通过相同之一控制信号来控制。该控制信号可以是该同步信号。
该第一数字至模拟转换单元包含一电流引导电路，用于基于该第一数字信号自一电流源引导一电流，以产生该第一模拟信号。该电流引导电路包含用于自一正电流源引导电流之N型金氧半晶体管以及用于将电流引导至一负电流源之N型金氧半晶体管。该数字至模拟转换装置更包含一逻辑电路，用于接收该输入数字信号且产生用于控制该多个N型金氧半晶体管之多个控制信号，以影响对该电流之引导。
该同步信号包含一频率信号，以及该延迟电路对该第一数字信号延迟该频率信号之一个频率周期。
该第一数字至模拟转换单元包含一三位准电流源。
该上取样电路包含一多任务器，用于接收该输入数字信号与一零值信号，且交替输出该输入数字信号与该零值信号。
本发明之另一实施例提供一种数字至模拟转换装置，包含数字至模拟转换模块， 用于接收输入数字信号与同步信号，所述数字至模拟转换模块包含第一电路以及第二电路。第一电路根据同步信号同步地取样第一数字信号与第二数字信号，第一数字信号之多个位值由输入数字信号之位值与零值交替而组成，第二数字信号是第一数字信号之延时形式；第二电路将第一与第二数字信号转换为第一与第二模拟信号，且合并第一与第二模拟信号以产生第三模拟信号。
上述实施例的数字至模拟转换装置还包含下述特征。该输入数字信号具有一第一数据率且与一第一频率相关，以及该同步信号具有高于该第一频率之一第二频率。
本发明之另一实施例提供一种数字至模拟转换装置包含数字至模拟转换模块，用于接收具有第一数据率与第一频率相关之输入数字信号，所述数字至模拟转换模块亦接收具有高于第一频率之频率信号，所述数字至模拟转换模块包含至少一数字至模拟转换单元，每一数字至模拟转换单元包含第一电流源、第二电流源、第一控制电路以及第二控制电路。第一控制电路根据第一数字信号自第一电流源引导电流，第一数字信号之多个位值由输入数字信号之位值与零值交替而组成，第一控制电路根据所述频率信号来同步；第二控制电路根据第二数字信号自第二电流源引导电流，第二数字信号包含延迟一时间段之第一数字信号，第二控制电路根据所述频率信号来同步。
上述实施例的数字至模拟转换装置还包含下述特征。该第一控制电路包含一第一锁存单元，用于锁存该第一数字信号；该第二控制电路包含一第二锁存单元，用于锁存该第二数字信号；以及该第一锁存单元锁存该第一数字信号之时序与该第二锁存单元锁存该第二数字信号之时序是通过相同之一锁存控制信号来控制。
每一该数字至模拟转换单元将该输入数字信号中之一个位转换为模拟成分。
该第一电流源与该第一控制电路之组合包含一第一三位准电流引导电路，以及该第二电流源与该第二控制电路之组合包含一第二三位准电流引导电路。
该锁存控制信号包含该频率信号。
该数字至模拟转换模块将自该第一与第二电流源引导之该第一电流与第二电流合并，以形成一模拟输出信号。
该第一控制电路与该第二控制电路根据该频率信号之相同边缘来同步。
该第一控制电路接收该第一数字信号且产生多个控制信号以控制多个开关，该多个开关自该第一电流源引导电流。
该第一数字信号包含来自一已打乱温度计码之一位值。
本发明之另一实施例提供一种数字至模拟转换装置包含和差调变器、温度计编码器以及多个加权数字至模拟单元。和差调变器接收并行输入比特流且产生过取样比特流与多个并行位，其中，过取样比特流之数据率高于输入比特流之数据率，多个并行位低于输入比特流之数据率。温度计编码器编码过取样比特流以产生温度计编码比特流。多个加权数字至模拟单元之每一者产生温度计编码比特流之一个或者多个位之模拟代表，所述加权数字至模拟单元之每一者包含第一逻辑电路以及第二逻辑电路。第一逻辑电路与两倍于温度计编码比特流之频率信号同步，以根据第一数字信号控制第一电源，所述第一数字信号之多个位值由温度计编码比特流之位值与零值交替而组成。第二逻辑电路与所述频率信号同步，以根据第二数字信号控制第二电源，所述第二数字信号包含延迟一时间段之第一数字信号。
上述实施例的数字至模拟转换装置还包含下述特征。该第一逻辑电路包含一第一锁存单元，用于锁存该第一数字信号；该第二逻辑电路包含一第二锁存单元，用于锁存该第二数字信号；以及该第一锁存单元锁存该第一数字信号之时序与该第二锁存单元锁存该第二数字信号之时序是通过相同之一锁存控制信号来控制。
该锁存控制信号可包括该频率信号。
该第一逻辑电路可控制开关以引导来自第一电源的电流一三种方式中的一种来产生一个三位准模拟信号。
该开关包含用于自一正电流源引导电流之N型金氧半晶体管以及用于将电流引导至一负电流源之N型金氧半晶体管。
本发明另一实施例提供一种数字至模拟转换装置，包含一数字至模拟转换器，用于接收一输入数字数据且产生对应之一模拟三位准输出信号，该数字至模拟转换器包含 一三位准元件，包含至少一电流源与多个晶体管开关，来以三种方式之一引导电流，该多个晶体管开关皆为一相同极性类型；以及一逻辑电路，用于接收该输入数字数据且产生多个控制信号来控制该多个晶体管开关，以使该三位准元件输出该模拟三位准输出信号。
上述实施例的数字至模拟转换装置还包含下述特征。该三位准元件包含用于自一正电流源以及一负电流源引导电流之N型金氧半晶体管。
该逻辑电路产生控制一第一晶体管开关与一第二晶体管开关之一第一信号，控制一第三晶体管开关与一第四晶体管开关之一第二信号，以及控制一第五晶体管开关与一第六晶体管开关之一第三信号。
该逻辑电路包含三个锁存器，用于保持该输入数字数据之多个值；以及三个锁存控制开关，用于控制该三个锁存器何时接收新的输入数字数据，该三个锁存器保持之该输入数据之该多个值分别对应于该第一、第二与第三信号。
该锁存控制开关可通过一个频率信号同步，该频率信号的频率高于一个相关于该输入数字数据的频率。
该逻辑电路包含一第一输入以接收一第一数字数据；一第二输入以接收一第二数字数据；以及一个或者多个逻辑间以基于该第一与第二数字数据产生一第三数字数据， 其特征在于，该第一、第二与第三数字数据具有多个特定值，该多个特定值对应于该模拟三位准输出信号之三个可能位准之每一者。
本发明另一实施例提供一种数字至模拟转换方法，用于将一数字码转换为一模拟信号，该数字至模拟转换方法包含接收具有一第一数据率且与一第一频率相关之一输入数字信号；产生具有多个位值之一第一数字信号，该第一数字信号之多个位值由该输入数字信号之位值与零值交替而组成，且具有高于该第一数据率之一第二资料率；将该第一数字信号延迟一时间段以产生一第二数字信号；将该第一数字信号转换为一第一模拟信号； 将该第二数字信号转换为一第二模拟信号；以及合并该第一与第二模拟信号。
上述实施例的数字至模拟转换方法还包含下述特征将第一数字信号转换为第一模拟信号以及将该第二数字信号转换为第二模拟信号包括对第一数字信号采样以产生第一采样信号，对第二数字信号采样以产生第二采样信号；使用一个同步信号控制第一和第二数字信号的采样时间，该同步信号的时钟频率高于该地一频率；将该第一采样信号转换为该第一模拟信号，将该第二采样信号转换为该第二模拟信号。
将第一数字信号转换为第一模拟信号包括基于该第一数字信号，引导来自一电流源的电流，以产生该第一模拟信号。
引导来自一电流源的电流包括控制N型金氧半晶体管以引导来自正电流源的电流，以及控制N型金氧半晶体管以将该电流引导至一负电流源。
该方法包括接收该输入数字信号，以及产生控制信号以控制该N型金氧半晶体管来影响电流的引导。
该方法包括接收具有频率高于该第一频率的频率信号，该频率信号将所述从第一数字信号到第一模拟信号的转换过程与所述从第二数字信号到第二模拟信号的转换过程同步。
将该第一数字信号延迟包括对该第一数字信号延迟该频率信号之一个频率周期
将第一数字信号转换为第一模拟信号包括产生一个第一三位准模拟信号。
本发明之另一实施例提供一种数字至模拟转换方法，包含接收输入数字信号与同步信号；产生具有多个位值之第一数字信号，所述多个位值由输入数字信号之位值与零值交替而组成；延迟第一数字信号以产生第二数字信号；根据同步信号同步地取样第一数字信号与第二数字信号以分别产生第一取样信号与第二取样信号；将第一与第二取样信号转换为第一与第二模拟信号；以及合并第一与第二模拟信号以产生第三模拟信号。
上述实施例的数字至模拟转换装置还包含下述特征接收该输入数字信号包括 接受具有第一频率的输入数字信号；产生该第一数字信号包括产生具有第二频率的第一数字信号，该第二频率高于该第一频率；以及根据该同步信号对该第一和第二数字信号同步采样包括根据频率等于该第二频率的同步信号对该第一和第二数字信号同步采样。
上述或者其他特征或特点，或者其结合，可以表述为用于实现功能、程序产品、或者其他用途的方法、装置、系统、架构。
以上所述之数字至模拟转换装置与方法，可将数字信号低噪声地精确地转换为模拟信号，从而减小或者消除由频率抖动而引起之错误以及符号间干扰，同时亦可简化用于产生控制信号以控制自电流源引导电流之晶体管开关之控制逻辑。
图1是DAC模块的一实施例的示意图。
图2是显示输入数字信号的逻辑时序图。
图3是DAC模块的实施例的一部分的示意图。
图4是DAC模块的另一实施例的示意图。
图5是信号对与三位准码间关系的表格的示意图。
图6是DAC模块的又一实施例的示意图。
图7是信号对与三位准码间另一关系的表格的示意图。
具体实施方式
在本说明书以及权利要求书当中使用了某些词汇来指代特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。 在通篇说明书及权利要求当中所提及的“包含”是一个开放式的用语，因此应解释成“包含但不限定于”。另外，“耦接” 一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接第二装置，则代表第一装置可以直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接至第二装置。
总的来说，DAC模块接收具有第一数据率且与第一频率相关的输入数字信号， 并对所述输入数字信号与零值信号以高于第一频率的第二频率交替取样，以产生上取样 (up-sampled)数字信号。在一些实施例中，第二频率至少为第一频率的两倍。延迟电路将上取样数字信号延迟一时间段(例如，第二频率的一个频率周期)，以产生已延迟上取样数字信号。第一相位DAC单元将上取样数字信号转换为第一模拟信号，第二相位DAC单元将已延迟上取样数字信号转换为第二模拟信号，以及第一与第二模拟信号被加总以产生代表所述输入数字信号的第三模拟信号。第一与第二相位DAC单元通过具有第二频率的单个频率信号(single clock signal)来同步(synchronize)。DAC模块可具有较小的或者没有符号间干扰(inter-symbol interference)与抖云力错误(jitter error)。举例而言，所述 DAC模块可用于具有多位时间连续输出级(multi-bit continuous-time output stage)的和差(sigma-delta，以下简称为Σ _A)DAC。
在一些实施例中，输入数字信号是多位信号，且所述输入数据被编码并打乱 (scramble)以产生多个控制信号，用于控制多个三位准(tri-level)DAC单元(cell)。多个 DAC单元的多个模拟输出可被加总以产生代表输入数字信号的模拟信号。举例而言，输入数据可编码为正负温度计数据(positive and negative thermometer data),正负温度计数据被打乱且用于产生负逻辑数据(negative logic data)，负逻辑数据被锁存(latched) 且用于控制三位准DAC单元中的N型金氧半(N channel Metal Oxide kmiconductor，以下简称为NM0S)晶体管引导开关(steering switch)。
DAC模块的特性是上取样数字信号与已延迟上取样数字信号可通过多个电路转换为模拟信号，所述多个电路与相同频率信号(在本例中，频率信号的频率为与输入数字信号相关的频率的两倍)的相同频率边缘同步，因此，与传统的双归零 (Dual-Return-To-Zero，以下简称为DRTZ)DAC的实施例相比，本发明实施例的DRTZ DAC具有固有的相间时序(inter-phase timing)。在传统的DRTZ DAC的实施例中，上取样数字信号与已延迟上取样数字信号至模拟信号的转换可不与相同频率信号的相同频率边缘同步。本实施例的DAC模块的另一特性为，通过使用三位准DAC单元(其中，三位准DAC单元使用NMOS晶体管以自正负电流源引导电流)，与使用P型金氧半(P channel Metal Oxide Semiconductor,以下简称为PM0S)晶体管与NMOS晶体管分别自正负电源引导电流相比，用于产生控制信号以控制NMOS晶体管的控制电路可更简单。
请参考图1，图1是DAC模块100的实施例的示意图。在一些实施例中，DAC模块100包含多任务器(multiplexer，MUX) 102，用于多任务输入数字信号(input digital signal) 104与零值信号(zero value signal) 106，以产生频率两倍于输入数字信号104的频率之上取样数字信号108。输入数字信号104可例如为温度计码(thermometer code)数字信号或者二进制加权(binary-weighted)数字信号的一个或者多个位。举例而言，多任务器102接收频率信号194作为控制信号，其中，频率信号194的频率与输入数字信号104 相关的频率相同。当频率信号194位于高位准时，多任务器102输出输入数字信号104 ；以及当频率信号194位于低位准时，多任务器102输出零值信号。举例而言，输入数字信号可具有6. 5M位/秒的数据率且与6. 5MHz的频率相关，以及上取样信号可具有13M位/秒的数据率且与13MHz的频率相关。其他数据率与频率亦可应用于此。
在本实施例中，当提及“与数字信号相关频率”时，意指为频率信号的频率可用于同步所述数字信号。举例而言，当自发送器发送6. 5M位/秒的数字信号至接收器时，发送器使用频率为6. 5MHz的频率信号以同步所述数字信号，且接收器使用频率为6. 5MHz的频率信号以同步所述数字信号，因此与具有比特率6. 5M位/秒的数字信号相关的频率为 6.5MHz。
在一些实施例中，DAC模块100可使用电路(circuits)而不是多任务器来插入零值。举例而言，亦可使用具有缓存器的数字电路，其中，缓存器根据第一频率与第二频率的频率来运行。
上取样数字信号108被发送至第一相位DAC单元(first phase DAC cell)112，第一相位DAC单元112产生代表上取样数字信号108的第一模拟信号114。上取样数字信号 108亦被发送至延迟电路110，用于产生已延迟上取样数字信号116。已延迟上取样数字信号116被发送至第二相位DAC单元118，用于产生代表已延迟上取样数字信号116的第二模拟信号120。第一相位DAC单元112与第二相位DAC单元118可通过频率信号168来驱动， 频率信号168的频率两倍于与输入数字信号104相关的频率。举例而言，频率信号168可具有13MHz的频率。加法器(adder，图中以S表示)122加总第一模拟信号114与第二模拟信号120以产生代表输入数字信号104的第三模拟信号124。第三模拟信号IM可被发送至驱动输出级的放大器。传输至第一相位DAC单元112的数据被充分(sufficiently)延迟，以使内部DAC锁存器(internal DAC latch)处于“透明(transparent) ”模式时所述数据不会改变，从而使所述数据可被正确地(properly)锁存于第一相位DAC单元112中。
图2是逻辑时序图130。输入数字信号104与零值交替(如图中所示的132)之后，输入数字信号104变为上取样数字信号108，上取样数字信号108的数据率两倍于输入数字信号104的数据率。上取样数字信号108通过延迟电路110延迟(如图中所示的134) 之后，变为已延迟上取样数字信号116。
在一些实施例中，可通过将数字信号的N个位(N为正整数)发送至N个二进制加权(N binary-weighted)DAC模块100来将N位二进制加权数字信号转换为模拟信号，其中， DAC模块100具有二进制加权电流源(意指正电流源)与电流槽(current sink，意指负电流源)。DAC模块100的多个输出可被加总以产生模拟信号。
在一些实施例中，可通过将温度计码的N个位发送至N个或者更少的DAC模块100 来将N位温度计码转换为模拟信号，其中，DAC模块100具有相同加权的正负电流源。
在一些实施例中，可通过将温度计码的N个位发送至N个或者更少DAC模块，来将N位码转换为模拟信号，其中，数字至模拟转换器具有根据预先决定的分段 (segmentation)机制加权的正电流源及/或负电流源。
在一些实施例中，多位输入数字信号可被编码及/或打乱且用于产生控制信号， 以控制三位准DAC单元中的引导开关。举例而言，所述数字信号可为温度计码。其他类型的编码亦可应用于此。
请参考图3，图3是DAC模块的实施例的一部分的示意图。在一些实施例中，使用二进制至温度计编码器202将4位二进制加权数据200转换为16位温度计码204。反相器206可将温度计码中的八个位反相，其结果是，有符号(signed)温度计码208可具有正负码。重排器(re-order) 210重排有符号温度计码208中之位以产生具有正负码对的已重排码212，如图例(legend) 240所示，每一码对可代表正值信号、负值信号或者零值信号。 打乱器单元214打乱已重排码212的正负码对以产生具有正负码对(例如，220a与220b) 的已打乱码216。在本例中，有八个正负码对，分别标记为(dinp<7>, dinn<7>), (dinp<6>, dinn<6>)、 (dinp<5>, dinn<5>)、 (dinp<4>, dinn<4>)、 (dinp<3>, dinn<3>)、 (dinp<2>, dinn<2>)、(dinp<l>，dinn<l>)以及(dinp<0>，dinn<0>)。为理解本发明的精神，需要注意， 若任一 2位三位准信号具有正值，则2位三位准信号不会有负值。亦请注意2位三位准信号不会同时具有+1与-1值。
在一些实施例中，打乱器单元214可使用正逻辑电路(例如，使用‘1’指示元件将打开(turned on))，而DAC单元228 (图4所示)使用负逻辑电路(例如，‘0’指示电流源将打开)。具有反相器的逻辑电路可用于将已打乱码216(正负温度计码)转换为图4所示的信号 dinp 220a 与 dinn 220b, dinp 220a 与 dinn 220b 被传输至 DAC 单元 228。
请参考图4，图4是DAC模块的另一实施例的示意图。DAC模块230将已打乱码216 转换为模拟信号232。每一对正码(例如，正值数字输入或dinp<X>220a)与负码(例如， 负值数字输入，或dirm<X>220b)代表一个三位准信号。于图4的实施例中，每一正值信号 dinp 220a与负值信号dirm 220b为并行8位信号，以及dinp<x>或dirm<X>分别代表dinp 或dirm信号的一个位，其中，χ的范围为0至7。多任务器22 将零值信号交替至正值信号dinp<7:0>220a以产生上取样信号224a_l。延迟电路226a延迟上取样信号224a_l以形成已延迟上取样信号2Ma_2。多任务器222b将零值信号交替至负值信号dirm<7 0>220b以产生上取样信号224b_l。延迟电路226a延迟上取样信号224b_l以形成已延迟上取样信号 224b_20
将上取样信号2Ma_l与224b_l发送至第一相位DAC单元228a以产生第一模拟信号23乜。将已延迟上取样信号2Ma_2与224b_2发送至第二相位DAC单元228b以产生第二模拟信号234b。第一相位DAC单元228a与第二相位DAC单元228b 二者皆通过相同频率信号236来同步。在本例中，正负温度计信号dinp与dirm的频率皆为6. 5MHz，以及频率信号236具有13MHz的频率。其他频率亦可应用于此。
频率信号236的频率边缘稍落后(lag)于频率信号194的频率边缘，以考虑到 (take into account)多任务器22 与多任务器222b以及第一相位DAC单元228a与第二相位DAC单元228b中之一个或者多个逻辑闸引起的延迟，其中，频率信号194用于控制多任务器22 与多任务器222b。频率信号236的边缘与数据之间的关系为于保持DAC单元2 的输出的频率相位被锁存期间，数据被传输至DAC单元228。此举使得DAC单元228 不受数据(例如，2对3_1、224&_2、22413_1、与22413_2)的粗略(coarse)时序变化的影响。
DAC模块230的特性为第一相位DAC单元228a与第二相位DAC单元228b 二者皆是通过相同频率信号236来同步。此举降低或者消除输出模拟信号由于频率抖动的错误， 若第一相位DAC单元228a与第二相位DAC单元228b是通过两个不同频率信号(或通过第一频率信号与第二频率信号，其中，第二频率信号是第一频率信号的反相或者延时形式) 来同步，则可发生频率抖动。
加法器122将第一模拟信号23 与第二模拟信号234b加总以产生模拟信号232， 模拟信号232代表二进制加权数据200 (图3)。
请参考图5，图5是信号对与三位准码间关系的表格的示意图。表格150显示三位准码242与一对信号dinp<x>220a与dinn<x>200b的关系。在本例中，正负值信号dinp 220a与dirm 220b配置为负逻辑数据。值(dinp, dirm) = (0,1)代表正值信号(例如， +1) ； (dinp,dinn) = (1,0)代表负值信号(例如，_1)，以及(dinp, dinn) = (1,1)代表零值信号。
请参考图6，图6是DAC模块的又一实施例的示意图。第一相位DAC单元228a (参考图4)包含控制逻辑电路M4，控制逻辑电路M4用于接收正温度计信号(dinp<x>) 142与负温度计信号(dirm<X>) 144，以及产生控制信号M6a、246b与M6c以控制三位准电流引导电路170的晶体管开关。正温度计信号(dinp<x>) 142与负温度计信号(dirm<X>) 144被传输至反及(NAND)闸146，NAND闸146产生信号148。当分别打开开关162a、162b与162c 时，锁存器160a、160b与160c分别锁存正温度计信号142、信号148与负温度计信号144。 锁存器160a、160b与160c统称为锁存器160，以及开关16加、162b与162c统称为开关162。
举例而言，开关16h、162b与162c可为金属氧化物半导体场效晶体管(Metal Oxide Semiconductor Field-Effect Transistor, M0SFET),其栅极(gate electrode)通过信号LatchB来控制，信号LatchB可为频率信号236 (图4)。每一锁存器160可包含第一反相器164与第二反相器166，其中，第二反相器166可为弱反相器(weak inverter)。于频率信号236的每一周期，锁存器160a至160c锁存并保持正温度计信号142、信号148与负温度计信号144的值。锁存器160a至160c的输出(控制信号至246c)驱动三位准电流引导电路170，三位准电流引导电路170可产生代表正值信号(例如，+1)、负值信号(例如，-1)与零值信号的输出。亦可使用具有另一类型的锁存单元达到锁存功能(function)， 而保持电路逻辑完整(logical integrity)。
三位准电流引导电路170包含电流源172、电流槽174与开关176至186。三位准电流引导电路170于一对信号线out 188a与outb 18 上产生差分(differential)输出信号，信号线out 188a与信号线outb 188b统称为信号线188。为产生代表+1的输出，开关180与186关闭(closed)而其他开关打开(open)，以使电流自电流源172通过开关180 流至信号线out 188a，以及电流自信号线outb 188b通过开关186流至电流槽174。为产生代表-1的输出，开关182与184关闭而其他开关打开，以使电流自电流源172通过开关 184流至信号线outb 188b，以及电流自信号线out 188a通过开关182流至电流槽174。为产生代表O的输出，开关176与178关闭而其他开关打开，以使电流自电流源172通过开关 176与178流至电流槽174，信号线188被旁路(bypass)。
第二相位DAC单元228b (图4所示)具有与第一相位DAC单元相同的配置。 第二相位DAC单元228b亦具有三个开关16 至162c，当其关闭时，允许对应锁存器160a 至160c锁存正温度计信号142、负温度计信号144与正负温度计信号NAND的信号148。已锁存信号用于驱动晶体管开关176至186，以控制自电流源172与电流槽174的电流引导。
第二相位DAC单元228b的锁存亦通过相同控制信号236 (LatchB)来控制，其中， 控制信号236用于控制第一相位DAC单元228a的锁存。因为正温度计信号(dinp) 142与负温度计信号(dirm) 144、以及正温度计信号(dinp) 142与负温度计信号(dirm) 144的延时形式被以同步方式(synchronous manner)分别锁存于第一相位DAC单元228a与第二相位 DAC单元228b，从而当第一相位DAC单元228a与第二相位DAC单元228b的模拟输出加总时，将没有或者仅有很小的由频率抖动引起的错误。
在本例中，温度计信号dinp与dirm的每一者皆为并行8位信号。第一相位DAC 单元228a包含八个控制逻辑电路244与八个三位准电流引导电路170。每一控制逻辑电路 244与三位准电流引导电路170将一对正负温度计信号dinp<x>142与dirm<X>144转换为一模拟信号。类似地，第二相位DAC单元228b包含八个控制逻辑电路244与八个三位准电流引导电路170。每一控制逻辑电路244与三位准电流引导电路170将一对已延迟正负温度计信号dinp<X>142与dirm<X>144转换为一模拟信号。加法器122对自第一相位DAC单元228a的八个模拟信号与自第二相位DAC单元228b的八个模拟信号进行加总。
在本例中，晶体管176至186皆为匪OS晶体管。匪OS晶体管176、180与184用于自电流源172引导电流，以及NMOS晶体管178、182与186用于引导电流至电流槽174。与使用PMOS晶体管自电流源172引导电流的控制逻辑电路相比，使用NMOS晶体管自电流源 172与电流槽174两者引导电流，可简化控制逻辑电路对4。
DAC模块230可用于，举例而言，分段式(segmented) Σ -ΔDAC0分段式Σ -ΔDAC 可包含取样率(sample rate)转换器以及过取样(over-sample)数字输入的数字内插器 (digital interpolator) 0举例而言，数字输入可为频率为48kHz的20位的信号。过取样数据可被发送至多位调变器(multi-bit modulator)，多位调变器输出发送至数字一阶调变器(digital first-order modulator)的6位信号。内插器与调变器皆可通过某一频率 (例如，6. 5MHz)的频率信号来同步。
分段式DAC机制可应用于此，其中，数字一阶调变器输出代表6位数字信号的低位14(或精细部分(finer portions))的第一数字信号以及代表6位数字信号的高位(或粗略部分(coarser portions))的第二数字信号。举例而言，第一数字信号的宽度可为3位，而第二数字信号的宽度可为4位。
第一数字信号由温度计编码器转换为温度计码且由打乱器打乱，以产生已编码信号，例如，8位已编码信号。亦可使用第一数字至模拟转换器将8位已编码信号转换为第一模拟成分。类似地，第二数字信号由另一温度计编码器转换为温度计码且由另一打乱器打乱，以产生已编码信号，例如，16位已编码信号。亦可使用第二数字至模拟转换器将16位已编码信号转换为第二模拟成分，第二数字至模拟转换器具有四倍于第一数字至模拟转换器的大小。这是因为16位已编码信号代表6位数字信号的高位，而8位已编码信号代表6位数字信号的低位。
举例而言，第一与第二数字至模拟转换器的每一者皆可具有相似于图4的DAC模块230的配置，具有适当大小的电流源(例如，图6的电流源172与电流槽174)。分别自 8位与16位已编码信号获得的第一与第二模拟成分可通过加法器加总，加法器输出代表数字输入的模拟形式的模拟信号。
举例而言，DAC模块100与230亦可用于非分段式(non-segmented) Σ -ADAC，其中，6位数字信号被热编码(thermally encoded)、打乱并转换为模拟信号而不使用分段式 DAC机制。
应可理解，本发明的各种实施例可单独或结合使用，以上实施例描述的各种排布皆非特定的，因此，其应用与元件排布并不限于上述描述或者图式的显示。
虽然上文描述了本发明的一些实施例，其他实施例与应用亦属于本申请的保护范围。举例而言，输入数字信号的位计数与信号频率可不同于以上的描述。以上描述的各种元件可实施为硬件、韧体、软件或者其任一结合。
三位准元件可使用与图5所示不同的编码方式，此外，控制逻辑电路244亦可不同于以上的描述。请参考图7，图7是信号对与三位准码间另一关系的表格的示意图。举例而言，若根据图7的表格250所示的另一种方式来选择编码方式，可使用具有正负值信号链 (positive and negative signal chain)的附加反相器的 NOR 闸取代 NAND 闸 146，其中， (Dinp,Dinn) = (0,0)代表 0 ； (Dinp，Dinn) = (0,1)代表 ； (Dinp，Dinn) = (1,0)代表 +1 ；以及(Dinp, Dinn) = (1,1)为非法码。
请参考图8，图8是信号对与三位准码间另一关系的表格的示意图。图8的表格 260显示用于三位准元件的又一编码机制，其中，(Dinp，Dinn) = (0,0)代表-I ； (Dinp， Dinn) = (1,0)代表 0 ； (Dinp，Dinn) = (1,1)代表+1，以及(Dinp,Dinn) = (0,1)是非法码。除NAND闸146外，此编码机制下更使用一反相器。
权利要求
1.一种数字至模拟转换装置，包含一数字至模拟转换模块，用于接收具有一第一数据率且与一第一频率相关的一输入数字信号，所述的数字至模拟转换模块亦接收具有高于所述的第一频率的一第二频率的一同步信号，所述的数字至模拟转换模块包含一上取样电路，用于产生具有多个位值的一第一数字信号，所述的多个位值由所述的输入数字信号的位值与零值交替而组成，所述的第一数字信号具有高于所述的第一数据率的一数据率；一延迟电路，用于将所述的第一数字信号延迟一时间段，以产生一第二数字信号；一第一数字至模拟转换单元，用于基于所述的第一数字信号产生一第一模拟信号，所述的第一数字至模拟转换单元通过所述的同步信号来同步；一第二数字至模拟转换单元，用于基于所述的第二数字信号产生一第二模拟信号，所述的第二数字至模拟转换单元通过所述的同步信号来同步；以及一加法器，用于加总所述的第一与第二模拟信号，且产生一第三模拟信号。
2.如权利要求1所述的数字至模拟转换装置，其特征在于，所述的第一数字至模拟转换单元包含一第一锁存单元，用于锁存所述的第一数字信号，所述的第二数字至模拟转换单元包含一第二锁存单元，用于锁存所述的第二数字信号，以及所述的第一锁存单元锁存所述的第一数字信号的时序与所述的第二锁存单元锁存所述的第二数字信号的时序是通过相同的一控制信号来控制。
3.如权利要求2所述的数字至模拟转换装置，其特征在于，所述的控制信号包含所述的同步信号。
4.如权利要求1所述的数字至模拟转换装置，其特征在于，所述的第一数字至模拟转换单元包含一电流引导电路，用于基于所述的第一数字信号自一电流源引导一电流，以产生所述的第一模拟信号。
5.如权利要求4所述的数字至模拟转换装置，其特征在于，所述的电流引导电路包含用于自一正电流源引导电流的N型金氧半晶体管以及用于将电流引导至一负电流源的N型金氧半晶体管。
6.如权利要求5所述的数字至模拟转换装置，更包含一逻辑电路，用于接收所述的输入数字信号且产生用于控制所述的多个N型金氧半晶体管的多个控制信号，以影响对所述的电流的引导。
7.如权利要求1所述的数字至模拟转换装置，其特征在于，所述的同步信号包含一频率信号，以及所述的延迟电路对所述的第一数字信号延迟所述的频率信号的一个频率周期。
8.如权利要求1所述的数字至模拟转换装置，其特征在于，所述的第一数字至模拟转换单元包含一三位准电流源。
9.如权利要求1所述的数字至模拟转换装置，其特征在于，所述的上取样电路包含一多任务器，用于接收所述的输入数字信号与一零值信号，且交替输出所述的输入数字信号与所述的零值信号。
10.一种数字至模拟转换装置，包含一数字至模拟转换模块，用于接收一输入数字信号与一同步信号，其特征在于，所述的数字至模拟转换模块包含一第一电路，用于根据所述的同步信号同步地取样一第一数字信号与一第二数字信号，所述的第一数字信号的多个位值由所述的输入数字信号的位值与零值交替而组成，所述的第二数字信号是所述的第一数字信号的一延时形式；以及一第二电路，用于将所述的第一与第二数字信号转换为第一模拟信号与第二模拟信号，且用于合并所述的第一与第二模拟信号以产生一第三模拟信号。
11.如权利要求10所述的数字至模拟转换装置，其特征在于，所述的输入数字信号具有一第一数据率且与一第一频率相关，以及所述的同步信号具有两倍于所述的第一频率的一第二频率。
12.—种数字至模拟转换装置，包含一数字至模拟转换模块，用于接收具有一第一数据率且与一第一频率相关的一输入数字信号，以及接收具有一频率高于所述的第一频率的一频率信号，所述的数字至模拟转换模块包含至少一数字至模拟转换单元，所述的至少一数字至模拟转换单元的每一者包含一第一电流源；一第二电流源；一第一控制电路，用于根据一第一数字信号自所述的第一电流源引导第一电流，所述的第一数字信号的多个位值由所述的输入数字信号的位值与零值交替而组成，所述的第一控制电路根据所述的频率信号来同步；以及一第二控制电路，用于根据一第二数字信号自所述的第二电流源引导第二电流，所述的第二数字信号包含延迟一时间段的所述的第一数字信号，所述的第二控制电路根据所述的频率信号来同步。
13.如权利要求12所述的数字至模拟转换装置，其特征在于，所述的第一控制电路包含一第一锁存单元，用于锁存所述的第一数字信号；所述的第二控制电路包含一第二锁存单元，用于锁存所述的第二数字信号；以及所述的第一锁存单元锁存所述的第一数字信号的时序与所述的第二锁存单元锁存所述的第二数字信号的时序是通过相同的一锁存控制信号来控制。
14.如权利要求12所述的数字至模拟转换装置，其特征在于，所述的至少一数字至模拟转换单元的每一者将所述的输入数字信号中的一个位转换为模拟成分。
15.如权利要求12所述的数字至模拟转换装置，其特征在于，所述的第一电流源与所述的第一控制电路的组合包含一第一三位准电流引导电路，以及所述的第二电流源与所述的第二控制电路的组合包含一第二三位准电流引导电路。
16.如权利要求13所述的数字至模拟转换装置，其特征在于，所述的锁存控制信号包含所述的频率信号。
17.如权利要求12所述的数字至模拟转换装置，其特征在于，所述的数字至模拟转换模块将自所述的第一与第二电流源引导的所述的第一电流与第二电流合并，以形成一模拟输出信号。
18.如权利要求12所述的数字至模拟转换装置，其特征在于，所述的第一控制电路与所述的第二控制电路根据所述的频率信号的相同边缘来同步。
19.如权利要求12所述的数字至模拟转换装置，其特征在于，所述的第一控制电路接收所述的第一数字信号且产生多个控制信号以控制多个开关，所述的多个开关自所述的第一电流源引导电流。
20.如权利要求12所述的数字至模拟转换装置，其特征在于，所述的第一数字信号包含来自一已打乱温度计码的一位值。
21.一种数字至模拟转换装置，包含一和差调变器，用于接收一并行输入比特流且产生一过取样比特流与多个并行位，其特征在于，所述的过取样比特流的数据率高于所述的输入比特流的数据率，所述的多个并行位的数量少于所述的并行输入比特流的并行位数量；一温度计编码器，用于将所述的过取样比特流编码以产生一温度计编码比特流；以及多个加权数字至模拟单元，所述的多个加权数字至模拟单元的每一者用于产生所述的温度计编码比特流的一个或者多个位的一模拟代表，所述的加权数字至模拟单元的每一者包含一第一逻辑电路，与两倍于所述的温度计编码比特流的频率的一频率信号同步，以根据一第一数字信号控制一第一电源，所述的第一数字信号的多个位值由所述的温度计编码比特流的位值与零值交替而组成；以及一第二逻辑电路，与所述的频率信号同步以根据一第二数字信号控制一第二电源，所述的第二数字信号包含延迟一时间段的所述的第一数字信号。
22.—种数字至模拟转换装置，包含一数字至模拟转换器，用于接收一输入数字数据且产生对应的一模拟三位准输出信号，所述的数字至模拟转换器包含一三位准元件，包含至少一电流源与多个晶体管开关，来以三种方式的一引导电流，所述的多个晶体管开关皆为一相同极性类型；以及一逻辑电路，用于接收所述的输入数字数据且产生多个控制信号来控制所述的多个晶体管开关，以使所述的三位准元件输出所述的模拟三位准输出信号。
23.如权利要求22所述的数字至模拟转换装置，其特征在于，所述的三位准元件包含多个N型金氧半晶体管，以自正电流源及负电流源引导电流。
24.如权利要求22所述的数字至模拟转换装置，其特征在于，所述的逻辑电路产生控制一第一晶体管开关与一第二晶体管开关的一第一信号，控制一第三晶体管开关与一第四晶体管开关的一第二信号，以及控制一第五晶体管开关与一第六晶体管开关的一第三信号。
25.如权利要求M所述的数字至模拟转换装置，其特征在于，所述的逻辑电路包含三个锁存器，用于保持所述的输入数字数据的多个值；以及三个锁存控制开关，用于控制所述的三个锁存器何时接收新的输入数字数据，所述的三个锁存器保持的所述的输入数据的所述的多个值分别对应于所述的第一、第二与第三信号。
26.如权利要求22所述的数字至模拟转换装置，其特征在于，所述的逻辑电路包含一第一输入以接收一第一数字数据；一第二输入以接收一第二数字数据；以及一个或者多个逻辑间以基于所述的第一与第二数字数据产生一第三数字数据，其特征在于，所述的第一、 第二与第三数字数据具有多个特定值，所述的多个特定值对应于所述的模拟三位准输出信号的三个可能位准的每一者。
27.一种数字至模拟转换方法，用于将一数字码转换为一模拟信号，所述的数字至模拟转换方法包含接收具有一第一数据率且与一第一频率相关的一输入数字信号； 产生具有多个位值的一第一数字信号，所述的第一数字信号的多个位值由所述的输入数字信号的位值与零值交替而组成，且具有高于所述的第一数据率的一第二资料率； 将所述的第一数字信号延迟一时间段以产生一第二数字信号； 将所述的第一数字信号转换为一第一模拟信号； 将所述的第二数字信号转换为一第二模拟信号；以及合并所述的第一与第二模拟信号。
28.一种数字至模拟转换方法，包含 接收一输入数字信号与一同步信号；产生具有多个位值的一第一数字信号，其特征在于，所述的多个位值由所述的输入数字信号的位值与零值交替而组成；延迟所述的第一数字信号以产生一第二数字信号；根据所述的同步信号同步地取样所述的第一数字信号与所述的第二数字信号，以分别产生一第一取样信号与一第二取样信号；将所述的第一与第二取样信号分别转换为第一与第二模拟信号；以及合并所述的第一与第二模拟信号以产生一第三模拟信号。
全文摘要
数字至模拟转换装置包含接收输入数字信号与同步信号的数字至模拟转换模块。数字至模拟转换模块包含上取样电路，产生具有多个位值的第一数字信号，所述多个位值由输入数字信号的位值与零值交替而成；延迟电路，延迟第一数字信号以产生第二数字信号；第一数字至模拟转换单元，基于第一数字信号产生第一模拟信号；第二数字至模拟转换单元，基于第二数字信号产生第二模拟信号；以及加法器，加总第一与第二模拟信号以产生第三模拟信号，其中第一与第二数字至模拟转换单元皆通过所述同步信号来同步。
文档编号H03M1/74GK102484480SQ201080029399
公开日2012年5月30日 申请日期2010年6月10日 优先权日2009年6月30日
发明者斐德利克·卡内基·汤普森, 约翰·裘·欧唐纳 申请人:联发科技(新加坡)私人有限公司