专利名称：交织的流水线二进制搜索a/d转换器的制作方法
技术领域：
本发明一般地涉及其中使用二进制搜索的模拟-数字转换器。
背景技术：
一些应用，诸如硬盘读通道或宽带无线标准，需要低分辨率(例如，约6比特)、高速(例如，大于1千兆样本每秒(GS/s))的模拟数字转换器(ADC)。传统地存在有低分辨率高速ADC的两种体系结构时间交织的连续逼近寄存器 (SAR)转换器和高速(flash)转换器。单通道SAR转换器一般在数百个百万样本每秒(MS/ s)的采样频率(例如，约300MS/S)操作。因此，需要交织大量通道，这导致较大的输入电容。取决于所选方法，同一规范的时间交织的SAR体系结构可具有相比流水线的二进制搜索ADC而言具有大于其10-20倍的输入电容。另一方面，高速转换器将严重地受限于量化的电源，因为对于每一个转换，将必须以较低噪声/偏置做出63次比较(6比特)。使用经校准的高速转换器的类似规范的功率需求多于流水线二进制搜索ADC功耗的10倍。对于从数个百万样本每秒到100个百万样本每秒的采样频率，流水线的模拟-数字转换器变得流行。动态的流水线转换能使较低电源以高速量化且具有较低输入电容，不过需要校准。美国专利申请US2005/006^35介绍了遵循非线性比例且允许在2GHz及更高的频率操作的流水线模拟-数字转换器。流水线的ADC包括数个比较器级，其中可根据前一级的数字转换结果来调节该比较器级的阈值。作为概括，在这个文件中提出了体系结构和方法来提供具有可编程特性的流水线ADC，所以甚至可实现非线性比例。使用线性放大器，经由线性信号处理而处理其输出信号。发明目的本发明目的为提供具有降低的功耗(低分辨率、高速)的模拟-数字转换器。
发明内容
提出了用于将模拟输入信号转换为数字信号的流水线模拟-数字转换器。流水线的模拟-数字转换器包括多个比较装置，其具有用于与输入信号比较的可调谐的阈值(藉此所述给定阈值的至少两个是不同的)、以及多个放大电路。配置多个比较装置来形成具有多个等级级别的等级树结构。等级级别的至少一个相关联于多个放大电路的至少一个放大电路。该至少一个放大电路在下一个等级级别产生至少一个比较装置的输入。多个等级级别包括用于根据前一个等级级别的输出来设定可调谐阈值的装置，这样消除了在先的等级级别的非线性失真。在实施例中，用于设定可调谐阈值的装置包括可变电容。在示例中，可变电容包括与比较装置相关联的第一可变电容和与放大电路相关联的第二可变电容。优选地，将阈值调谐为当施加期望的输入阈值时前一个级别的输出，藉此消除了在先的等级级别的非线性失真。在实施例中，放大电路是非线性倍增数字-模拟转换器(NLMDAC)。
在实施例中，提出了流水线的ADC，其中所述多个比较装置的每一个与所述多个放大电路中的放大电路被实现在一比较器/追踪并保持放大电路中。优选的这样的比较器/ 追踪并保持放大电路包括动态放大器和锁存器。多个比较器/追踪并保持放大电路中的每一个为随后级别中的两个比较器/追踪并保持放大电路产生输入信号。在实施例中，比较器/追踪并保持放大电路具有可调谐阈值。在实施例中，比较器 /追踪并保持放大电路包括可变电容。通过设定可变电容，可提供给定阈值。优选地，将阈值调谐为当施加期望的输入阈值时前一个级别的输出，藉此消除了在先的比较器/追踪并保持放大电路的非线性失真。在附加实施例中，提供了用于使用根据上述实施例中的一个流水线的模拟-数字转换器将模拟输入信号转换为数字输出信号的方法。所述方法包括如下步骤a)将模拟输入信号施加到等级树结构的第一等级级别，b)经由第一等级级别的第一比较装置，将该输入信号与相应的阈值信号比较，藉此产生比较信号并将这个比较信号作为输入信号馈入到随后的等级级别中；c)基于前一个步骤的比较结果而选择第二等级级别的随后的比较装置(带有其相关联的放大电路)。优选的是该方法实现二进制搜索算法。通过使用二进制搜索而不是平行算法，减少了有源比较器的数量并且因此减少了功耗。基于比较装置的判定，在这个级别或随后级别中的放大电路从输入信号中加上或者减去取决于这个确定的权重的值。第一、父等级级别的比较装置控制或触发随后的、子等级级别的比较装置。在实施例中，在用于将模拟输入信号转换为数字输出信号的方法之前还有校准步骤。在校准时间段中调谐至少一个比较装置的阈值，且自该点往后比较器具有给定阈值。校准步骤优选地包括依靠可变电容调谐与等级级别的至少一个相关联的放大电路。在另一个实施例中，比较的步骤得到被馈入放大电路/DAC的输出信号，实现了逐次逼近过程。确定了二进制码。
将通过接下来的描述和随附的附图进一步阐明本发明。图1示出1比特每级的3比特流水线A/D转换器的一般框图。图2示出混合ADC的示例。图3示出流水线二进制搜索方法的示意图。图4示出1比特每级的3比特流水线A/D转换器的框图。图5示出折叠前端级的示意图。图6示出折叠前端级的波形。图7示出折叠级的时钟信号的时序。图8示出可能的比较器-T/H电路的示例。图9示出动态放大器的经模拟的输入-输出特性的曲线。图10示出用于校准Ca的不同校准步骤的曲线。图11示出被用于为每一行门控时钟的电路的示意图。
图12示出比较器/追踪&保持放大器树中的不同时钟信号的时序。发明的详细描述将针对特定实施方式并参考特定附图描述本发明，但本发明不限于此。所描述的附图仅仅是示意性而不是限制性的。在附图中，出于说明目的，一些元件的大小可被放大并且不按比例绘制。尺寸和相对尺寸不必要对应于实施本发明的实际还原。此外，说明书中的术语第一、第二和第三等用于区别类似元件，而不一定用于描述先后或时间顺序。在合适的环境中术语可互换，且本发明的实施例可在此处描述或说明的顺序之外以其他顺序操作。另外，说明书中的术语顶部、底部、之上、之下等等用于描述性目的，而非必然地用于描述相对位置。在合适的环境中术语可互换使用，且此处描述的本发明的实施例可在此处描述或说明的顺序之外以其他顺序操作。术语“包括”，不应该被解释为被限制在其后列出的装置中，这并不排除其他元件或步骤。它需要被解释为指定存在所引用的所述特征、整体、步骤或组件，但并不排除存在或附加一个或多个其它特征、整体、步骤或组件或者其组合。因此，“一种设备，包括装置A 和B”这样的表述的范围不应当限于仅包括组件A和B的设备。它是指相对于本发明，该设备仅有的相关组件是A和B。传统的流水线的ADC是基于连续转换的原理的。首先采样将要被转换的模拟信号并与第一级比较器中的阈值进行比较。然后以2倍的放大因子来放大该信号，并从中减去第一级的比特值，得到残差信号。这个残差信号是第二级的输入信号。再一次，采样残差信号并用第二级比较器进行比较。这个过程在随后的级中继续至达到所需要的比特分辨率。本发明提供了带有非线性信号处理(这等于残余产生及放大)的流水线模拟-数字转换器，其中用不同的经校准的比较器实现每一个ADC阈值。这个校准然后可补偿非线性以及由于设备不匹配引起的随机偏置。进一步，仅二进制搜索需要的比较器和放大器被激活，藉此获得了较低的功耗。优选地，流水线转换器进一步包括折叠前端。优选地，流水线转换器进一步包括η比特高速模拟-数字转换器。根据本发明的方面，在图1中示出了用于将模拟输入信号转换为数字信号的流水线模拟-数字转换器(PL ADC)。PL ADC包括多个比较装置(31)、(32)、(33)，其具有用于与输入信号比较的可调谐阈值，藉此所述给定阈值的至少两个是不同的。在校准时间段中调谐阈值，且从这一点开始每一个比较器具有给定阈值。PL ADC进一步包括多个放大电路 (34)、(35)。多个比较装置被设置为形成具有多个等级级别(36)、(37)的等级树结构，其中所述等级级别的至少一个相关联于多个放大电路的至少一个放大电路。多个等级级别包括用于根据前一个等级级别的输出(比较结果)来设定可调谐阈值的装置，这样消除了在先的等级级别的非线性失真。在实施例中，提出了包括交织结构的交织的折叠流水线高速ADC(或混合ADC)，这个结构包括折叠前端、PL ADC和高速ADC。体系结构提供了与采样频率成比例的功耗。在示例中，提出了 4x交织的6比特ADC。如图2所示，每一个转换通道包括1比特折叠前端 (81),3比特的流水线转换(82)和2比特的高速转换(83)。折叠前端采样输入信号、消除输入信号的共模分量并整流输入的差动信号同时确定输入信号的极性。例如，PL ADC包括被设置为如图3中所示含有三个等级级别(98)、(99)、(100)的等级树的七个(((91)至Ij (97))比较装置。在图示实施例中，每一个比较装置连接至放大装置。本公开进一步提供了用于将模拟输入信号转换为数字输出的方法。优选的是该方法实现二进制搜索算法。通过使用二进制搜索而不是平行算法，减少了有源比较器的数量以及因此减少了功耗。第一等级的至少一个比较装置被进一步设置为控制随后的等级级别的至少一个其他比较装置。通过控制意味着设置比较装置基于前一个步骤的比较结果来选择结构中的路径，藉此通过多个比较装置来形成结构。该路径在图2中示出。PL ADC确定转换的3比特并仅在4个输出((94)、(95)、(96)或(97)的输出)的一个上产生残差。—般，在高速转换器中经由并行搜索来确定比特需要大量耗费功率的比较器。通过(优选地)使用二进制搜索而不是平行算法，减少了有源比较器的数量以及因此减少了功耗。这个PL ADC使用动态非线性放大器用于低功耗和高速。通过对于每一个ADC阈值而激活不同的动态比较器以及将相应的比较器阈值校准为期望的输入参考值，消除来自非线性信号处理和比较器中的偏置的误差，来避免这些放大器中的线性要求。这可通过将比较器树与放大电路(每一个放大电路被独立地校准)组合而实现。阈值校准修正放大器和比较器瑕疵。树的每一级可与一个放大电路组合(如图1中所示)或者级中的每一个放大器可与放大电路组合(如图4中所示)。进一步，这些放大电路可以是内置的追踪并保持放大器(比较器/追踪并保持放大一体化)。在传统的流水线中，“将被转换”的信号，通过链(或级联)而被传送。如本申请所提供的，没有信号依赖性的传送或路径选择。体系结构在示例中，示出混合ADC(图2)，包括4个交织的模拟-数字转换(ADC)通道、时钟产生以及信号重组。时钟产生具有Fs输入信号，并从中产生4个差分正交时钟信号和4个低偏移、低抖动的采样信号(全都具有Fs/4的频率)。例如可在60GHz的无线电频设备中使用该PL ADC0这样的应用的模拟-数字转换器需要高达4GS/s的采样频率。每一个ADC 通道包括1比特的折叠前端、3比特的流水线二进制搜索转换和2比特高速，用于总共6比特的标称转换。信号重组包括二输入多路复用器的两级，其组合不同交织通道的输出到6 个全速比特流中。当使用阈值校准而改进了具有松弛线性和匹配限制的静态线性时，避免了由于其复杂性而引起的时序校准。时钟产生时钟产生产生两组时钟信号，两组均在采样频率的四分之一运行。第一组信号是被用于控制ADC(每一个通道中)的非严格时序实例并将不同通道彼此同步的正交信号的低精度差分组。这些信号具有较大的扇出且因此具有较大的驱动强度。第二组信号是高精度采样信号，其被用于直接地驱动底板(bottom plate)采样开关。这些信号的时序偏移范围需要位于皮秒数量级，且低抖动是优选的，在一些示例中甚至是要求的。为了实现这些性质，使用普通的逆变器来驱动采样信号，使用通门(pass gate) 将逆变器输出门控至实际的采样开关。在合适的时间激活通门，恰在逆变器的上升沿或下降沿之前。那么采样信号的下降沿的时间扩散仅取决于通门的导通电阻，以及每一个采样开关所呈现的精确负载和其相关联的寄生。即使使用中性设备尺寸，这个扩散可能是非常低的使用2微米设备获得500fs的模拟的标准偏差(对于NMOS和PMOQ。采样开关寄生之间的不匹配可降低测量中的这样的匹配。通过维持从时钟输入到采样信号之间的较短路径可获得这些信号上的较低抖动。一比特折叠前端折叠前端采样输入信号并首先消除其共模分量。通过比较器(1)来确定所得到的差分信号的极性，并使用由这个比较器(1)所控制的斩波器来将这个信号整流到随后的 ADC的范围内。在完整的转换器(混合ADC)中实现折叠级的主要理由是限制校准复杂性。 折叠极的示意图被示于图5中。不同时钟信号的时序被示于图7中。当“底板时钟”变低时，底板的开关被停用， 且采样电容Cs大多为浮置(一些寄生电容呈现在底板上)。两个逆变器延迟Ox tinv)后， “顶板时钟”也变低且禁用底板开关。一个逆变器延迟后(tinv)，“短路时钟(Cika1Ort) ”变高且短路了采样电容Cs的两个顶板。然后将经采样的输入电压从Cs的顶板转移到底板，且产生差分电压。在缺少电荷注入的情况下，底板节点会具有零的共模电压，以及取决于比值 r ^sr的差分电压，其中Cpm是顶板节点上的总体寄生电容。
Ls 十 Lpar为了防止底板节点的一个下降到接地电势之下，底板的共模电压通过由“短路时钟”控制的两个电容C。m而增加。如果两个底板节点的寄生电容并不是精确地匹配，幅度相等但极性相反的输入电压所产生的两个电压不会造成底板节点上相同的电压。不管随后的ADC的阈值是什么，如果执行整流操作将会导致误差。为了确保两个底板节点的电容的充分匹配，在底板节点上增加两排(two banks of)数字地可控制的校准电容。在“短路时钟”的上升沿四个逆变器延迟Gx tinv)之后，通过“比较器时钟”的上升沿来激活比较器。在这个上升沿之后一个逆变器延迟之后，关闭将节点outm和outp钳位到接地的开关。比较器的判定异步地激活两组斩波器开关中的一个，其将Cs底板上的电压分享至输出节点，并完成折叠前端的操作。基于下述步骤来校准Cpa,电容。在ADC范围的正半和负半中来校准下一级的第一阈值。比较这样两个值，假设平均值是“正确的”并设定。然后基于这个阈值，Cpm值可被适用。图5示出折叠前端的简化示意图，且图6是其波形。其采样并整流输入信号，同时消除输入信号的共模。当关闭S1开关时，跨Cs而追踪输入电压。在下降的O1沿，Cs上的电荷被固定。忽略电荷注入，它们的底板处于接地，且顶板处于其被采样的输入电压。关闭 &短路顶板，并在底板处产生带有由于杂散电容引起的一些损失的差分电压。然后激活折叠级比较器，且基于其判定而关闭斩波器中的一组开关(在、)，将底板上的电荷与下一级分享，这样差分输出电压一直是正的。共模输出独立于共模输入，共模输入为ADC后端而固定共模电压，并极大地改进了共模输入范围。另外，所施加的共模电压可在校准操作和常规操作中是不同的。流水线的二进制搜索基本原理概括地说，流水线的二进制搜索(PLBQ转换器包括非线性倍增数字模拟转换器
7(NLMDAC)的级联以及比较器树，如图1中所示的3比特的1比特每级PLBS。NLMDAC的目的是采样其输入信号，来将其放大并减去/加上来自输出的特定值来使其更接近于零。在传统的流水线转换器中，第一级MDAC的线性要求等于总体的期望的线性。在本公开中，通过使用带有对每一个PL ADC阈值可调谐的阈值的不同比较器而允许极大的非线性。在起始或背景校准过程中，可调谐比较器阈值，从而其为期望的ADC阈值消除在先的NLMDAC的级联的非线性效应。由于NLMDAC的唯一要求是其为单调，功率节省是可能的。实现使用二进制搜索的PL ADC的输入是折叠前端的输出。此处选择的方法修改了如图3所示的一般PLBS原理。在所选实现和一般原理之间存在三个关键差异。首先，每一个NLMDAC的减法功能从当前级的NLMDAC移动至下一级的NLMDAC。将减法移动到下一级增加了在NLMDAC输出节点上摇摆(swing)的电压，但是假定NLMDAC有较低的电压摇摆以及线性要求，这并不是问题。其次，可在第二及之后的级中拆分NLMDAC，这样其中每一个级可由两个比较器和两个拆分的NLMDAC所加载。如果使它们为动态的且仅在需要时被时控(clocked)，这样做并不存在与之相关联的功率处罚(power penalty)，而在整个流水线中每一个NLMDAC的负载都保持不变。然后，来自前一级的减法功能可被硬接线到这些NLMDAC中。前一级比较器的判定确定了激活其中哪一个。注意在图3中，级2的两个相同的NLMDAC的输入和输出被与相切换的极性相连接，所以如果一个从其输入中减去电压，另一个增加了相同的值。第三，这个转换器的输入范围并不是在OV差分附近对称的。由于在前一级(折叠前端级)中整流了输入信号，应该只转换正的差分信号。通过将输入范围的一半从第一级的输入信号中减去，接下来的级可变为在0附近粗略差分。电路块如图4中可见，在所选实现中的每一个NLMDA以44)与具有可调谐阈值的比较器并联。如此，这些被合并为称为比较器/追踪并保持放大器(CTHA)的单个结构。除了倒数第二级中的那些CTHA，所有CTHA具有两个CTHA的负载，根据传统，较前级中的CTHA被称为 “父”，而较后级中的CTHA被称为“子”。倒数第二级中的CTHA仅由最后一级中的两个比较器所加载。比较器/追踪并保持放大器(CTHA)的示意图在图8中示出，为简洁起见，省略了 P1、P4和P5的源极上的NMOS重置开关。电路包括三部分动态前置放大器、锁存器和输出驱动器。动态前置放大器和锁存器组合为放大器。动态前置放大器和输出驱动器组合来形成追踪并保持放大器。当时钟信号变低时，晶体管对附和N2截止，而P2和P3导通。以取决于输入电压的速率，将节点Dm和Dp 从地电位上拉至Vdd。在这个充电阶段，晶体管P5导通且充电节点aOutp和aOutm。当Dp 和Dm上的电压足够高时，P5对截止，且不再有电流在电路中流动，这样aOutp和aOutm上的电压被加到这些节点的电荷的量所固定。输入电压因此被转换为时间(P5对导通的时间)且然后被转换回电压(被加至输出电容的电荷)。由于输出电压取决于输入电压，获得了追踪并保持功能。晶体管P4获得共模(CM)稳定如果CM电平变低，P5激活达一段较短时间，但是由于P4的增加的过驱动，它从输出电容中抽取的电流增加。？在P5的栅极和漏极节点增加可变电容来通过PVT (过程、电压、温度)变量控制CTHA的阈值和增益，并通过单独地改变这个输入-输出特性而应对输入-输出特性的固有非线性，来最佳地相配之后的级。如果这个CTHA被差分地平衡，且没有呈现任何不匹配，比较器阈值是零，且输入输出关系由out ^ inX gain给出，其中gain (增益)由晶体管尺寸和Cd和Ca的所选值所确定。如果动态前置放大器电路以某种方式是不平衡的，比较器阈值将改变为值V。ffsrt， 而输入输出关系改变为out (in-V。ffset)Xgain。也就是当比较器位于其阈值时，输出基本为零(注意比较器是由锁存器和动态前置放大器组合形成的)。这个性质对于所选实现是非常方便的。如果PLBS转换器应具有从0到Vik的输入范围，第一比较器应该具有阈值VIK/2，且第一 MDAC应该从输入中减去VIK/2，可通过使用在 Pl对的宽度方面具有故意的不平衡的CTHA而优雅地实现上述两者。如果选择增益等于2， 下一个PLBS级应该在-Vik和+Vik之间处理电压。由于下一级具有带交换差分输入的两个 CTHA,每一个CTHA应该在0和Vik之间处理信号，这样树中所有的CTHA可共享同样的不平衡。实践中，CTHA树的所有级别需要校准，所以比较器阈值正确地消除了在先的放大器的非线性。首先改变Cd电容来设定父阈值(藉此校准最高等级级别的比较器阈值)。如图4中，父阈值是第一级别的CTHM41)、(44)的阈值。然后使用Ca电容器用于对两个子 CTHA的粗略阈值调谐。图4中示出第一子CTHA，其为02)和05)的组合，第二子CTHA是 (43)和06)的组合。当施加它们相应的ADC阈值时，使用Ca电容来设定放大器输出接近于下一级的未校准的比较器阈值。图9示出Ca电容最大值和最小值的模拟输入-输出特性。在较高输入电压下，输出电压对于在节点aOutp的Ca(或者C。ut+)相比对于在节点aOutm的Ca(或者)(见图8) 而言更敏感，而在较低输入电压下情况相反。这与直觉相匹配当正输出电压是高时，在这个节点泵入大量电荷，且在其电容值中的改变导致较高的电压改变。在所建议的校准步骤中利用了输入依赖的敏感性。CTHA的所建议的校准步骤如下1.应用父CTHA的期望的ADC阈值并观察ADC输出2.改变Cd电容，变化父CTHA阈值，直到CTHA判定匹配尽可能接近50%正和50%负。3.应用第一(最高电压)子CTHA的期望的ADC阈值，且观察ADC输出4.改变在父CTHA的aOutp的电容Ca (或者C。ut+)，以使第一子CTHA的阈值处于父 CTHA输出之间，以用于该Ca的连续设定。5.应用第二子CTHA的期望的ADC阈值，且观察ADC输出6.改变在父CTHA的aOutp的电容Ca (或者C。ut+)，以使第二子CTHA的阈值处于父 CTHA输出之间，以用于该Ca的连续设定。7.对两个子CTHA从步骤1开始重复校准过程的结果在图10中示出。在第一步骤中，施加下一级的顶部阈值(tht。p)， 且在节点aOutp的Ca被改变为使放大器输出处于实现这个阈值的比较器的校准范围内。接着，施加下一级的底部阈值(thb。tt。m)，类似地改变节点aOutm处的Ca。然后使用相同过程校准下一个PLBS级首先校准比较器阈值然后是Ca电容。假设*当输出电压为正时，相关于在aOutm引脚上的Ca电容值的模拟输出电压的敏感性为低(所以不需要迭代)。*Ca电容的校准步骤小于通过子Cd电容的校准而可能的阈值范围。重要的是注意“共模”Cd电容改变了行(row)的增益，所以如果下一行不可被校准的话，可能需要用不同的共面电容来重做一行。时控使用图11中的电路来进行每一个子CTHA的时控。如果合适地重建父CTHA，outm 或OUtp节点将被放电到地。当ClkG变低时，内部节点被上拉至Vdd且适当的时钟信号变低(outm或outp)。当clkG信号变高时，所有时钟信号(outm和outp)被拉高，且重置位于下一行的CTHA。不同时钟信号的时序被示于图12中。在这里，clkG<n>是所有在第η行的CTHA所共享的全局时钟。信号clkG<n+l>—直相对于clkG<n>延迟T。lk/4。因此，为了确保每一个比较器具有等同的重建时间，比较器必须在T。lk/4-tDelay的时间内判定。在图中示出的中间重建是缓慢的。因此，下一个比较器的判定时间是较小的。然而，这个比较器将具有较大的输入信号，因此判定得更快。一般，为了 PLBS树合适地工作，每一个比较器必须在T。lk/2-tDelay_tAperture内判定， 且任何两个连续的比较器必须在3. Tclk/4-2. tDelay-tAperture内决定，任何三个连续的比较器必须在T
elk 3· ^Delay ^Aperture 内决定，等等。在这里，、&是来自图11的电路的门延迟，且 tAperture是下一个CTHA的缝隙时间。在转换器的宽度上仅分布两个ClkG信号，且该两个ClkG信号在需要时逆变。在上述时钟产生中产生了较低精度、高驱动强度的信号。编码器编码器(84)将比较器判定转换为3比特灰度码。其包括由每一行上的clkC输出控制的预先充电/放电ROM线。如果在一行中出现亚稳度，来自这个行开始的所有比特将是O。高速转换器高速转换器(8 转换PLBS转换的3级的输出，这会通过建构增加非线性失真。为了应对这个非线性失真，我们需要8个不同的，具有可设置的阈值的高速转换器。然后用两个相同的高速转换器加载PLBS树的最后一层中的每一个CTHA (其输出被反向)。这两个高速转换器的哪一个将被激活，取决于比较器的判定。在校准过程中，适应或调节每一个高速转换器阈值，从而消除在先的CTHA级的非线性和不匹配。
权利要求
1.流水线的模拟-数字转换器，ADC，用于将模拟输入信号转换为数字信号，包括-多个比较装置，具有用于与输入信号比较的可调谐阈值；所述给定阈值的至少两个是不同的，以及-多个放大电路，-其中所述多个比较装置被配置为形成等级树结构，所述等级树结构具有多个等级级另|J，其中所述等级级别的至少一个相关联于所述多个放大电路的至少一个放大电路，所述至少一个放大电路产生位于下一个等级级别处的至少一个比较装置的输入，以及-其中所述多个等级级别包括用于根据前一个等级级别的输出来设定所述可调谐阈值的装置，从而消除在先的等级级别的非线性失真。
2.如权利要求1所述的流水线的ADC，其特征在于，所述用于设定所述可调谐阈值的装置包括可变电容。
3.如权利要求2所述的流水线的ADC，其特征在于，所述可变电容包括与所述比较装置相关联的第一可变电容、以及与所述放大电路相关联的第二可变电容。
4.如上述任一权利要求所述的流水线的ADC，其特征在于，所述放大电路是非线性数字-模拟转换器。
5.如上述任一权利要求所述的流水线的ADC，其特征在于，所述多个比较装置的每一个与所述多个放大电路中的放大电路被实现在一比较器/追踪并保持放大电路中。
6.如上述任一权利要求所述的流水线的ADC，其特征在于，还包括m比特折叠ADC前端。
7.如上述任一权利要求所述的流水线的ADC，其特征在于，还包括η比特高速模拟-数字转换器。
8.用于在流水线的模拟-数字转换器中将模拟输入信号转换为数字输出的方法，所述模拟-数字转换器包括多个比较装置，具有用于与输入信号比较的可调谐阈值；所述给定阈值的至少两个是不同的，以及多个放大电路其中所述多个比较装置被配置为形成等级树结构，所述等级树结构具有多个等级级另IJ，其中所述等级级别的至少一个相关联于所述多个放大电路的至少一个放大电路，所述至少一个放大电路产生位于下一个等级级别处的至少一个比较装置的输入所述方法具有如下步骤-将所述模拟输入信号施加到所述等级树结构的第一等级级别， -经由所述第一等级级别的第一比较装置，将所述输入信号与相应的阈值信号比较，藉此产生比较信号并将这个比较信号作为输入信号馈入到随后的等级级别中；-基于前一个步骤的比较结果而选择第二等级级别的随后的比较装置以及其相关联的放大电路。
9.如权利要求8所述的方法，其特征在于，之前还有校准步骤。
10.如权利要求9所述的方法，其特征在于，所述校准步骤包括通过可变电容来调谐与所述等级级别中的所述至少一个相关联的至少一个放大电路。
全文摘要
本发明涉及流水线的模拟-数字转换器，ADC，用于将模拟输入信号转换为数字信号，包括-多个比较装置，其具有用于与输入信号比较的可调谐阈值；所述给定阈值的至少两个是不同的，以及-多个放大电路，-其中所述多个比较装置被配置为形成等级树结构，所述等级树结构具有多个等级级别，其中所述等级级别的至少一个相关联于所述多个放大电路的至少一个放大电路，所述至少一个放大电路产生位于下一个等级级别处的至少一个比较装置的输入，以及-其中所述多个等级级别包括用于根据前一个等级级别的输出来设定所述可调谐阈值的装置，从而消除在先的等级级别的非线性失真。
文档编号H03M1/44GK102474262SQ201080031210
公开日2012年5月23日 申请日期2010年7月8日 优先权日2009年7月10日
发明者B·韦布吕根 申请人:Imec公司, 布鲁塞尔自由大学