专利名称：一种基于Cordic算法的数字锁相环的制作方法
技术领域：
本发明涉及一种数字锁相环，尤其是涉及一种输出正弦信号的数字锁相环。
背景技术：
锁相环(Phase-locked Loop,PLL)是一种利用反馈控制原理实现的频率和相位同 步的技术，其作用是将电路的输出时钟与其外部的参考时钟保持同步。当参考时钟频率或 者相位发生变化时，锁相环可以检测到这种变化，并通过压控振荡器调节输出频率，直到两 者重新同步。锁相环技术在通信、导航、广播与电视通信、仪器仪表测量、数字信号处理及国 防技术等领域中都得到广泛应用。锁相环可以分为模拟锁相环和数字锁相环，相对而言数字锁相环的优点多，性能 稳定、误差小。如图1所示，现有技术的锁相环电路，包括由鉴相器、环路滤波器、压控振荡 器(VCO)和分频器组成的一个反馈回路。鉴相器用于检测出参考时钟输入和反馈信号的相 位差。环路滤波器一般为低通滤波器，其作用是将鉴相器输出的含有纹波的信号平均化。压 控振荡器是一种频率可变的振荡器，根据输入的直流信号控制振荡频率，其给出的信号一 部分作为输出，另一部分通过分频器分频后，再输出到鉴相器与参考时钟输入进行相位比 较。为保持频率不变，要求相位差不发生改变，若相位差有变化，则PLL IC的电压输出端的 电压发生变化，再控制压控振荡器，直到相位差恢复，可以实现输出信号的N倍频，达到锁 频的目的。现有技术的锁相环的输出信号都是与参考时钟信号同步的方波信号，而在数字信 号处理中时常要用到与参考时钟信号同步的数字正弦信号，如通信系统中的调制解调，锁 相放大器中的相敏相关检测等。一般在锁相环的后面增加数字电路，再将与参考时钟信号 同步的方波信号转换成正弦信号。但这种方法存在两个缺陷一是转换后的正弦信号不能 进入反馈回路，信号存在不稳定性；二是由于数字信号不是连续信号，因此所产生的数字正 弦信号与方波信号之间存在的相位误差较大。
发明内容
本发明的目的在于克服现有技术中的缺点与不足，提供了一种输出数字正弦信号 的数字锁相环，该锁相环的主要模块通过可编程逻辑器件(FPGA)来实现，采用基于坐标旋 转数字计算方法(Coordinate Rotation Digital Computer，Cordic算法)的数控振荡器， 实现输出与参考时钟信号同步的数字正弦信号，从而方便其与后续数字信号处理过程中的 电路进行连接和使用。本发明的具体实现方案如下一种基于Cordic算法的数字锁相环，其包括一用于实现输出正弦信号的锁相环算法的控制器；所述控制器中设有一测频模块，用于对参考时钟输入信号进行分段测频；一鉴频鉴相器，用于将参考时钟输入信号与反馈信号作比较；
一数字滤波器，用于将鉴频鉴相器的输出信号平均化；及
一振荡器，用于接收测频模块输出的测频结果，产生与参考时钟输入信号同频的 输出信号；并且接收并调节数字滤波器的输出信号的相位与参考时钟输入信号同步；及
一位于反馈回路的正弦波整形模块，用于将正弦信号转换为方波信号。
进一步，所述控制器为可编程逻辑器件。
进一步，所述正弦信号为数字正弦信号。
作为优选，所述数字锁相环还包括一数模转换器，用于接收所述控制器提供的数 字正弦信号，并将其转换成模拟信号。
作为优选，所述数字锁相环还包括一模拟低通滤波器模块，用于滤出所述数字正 弦信号中高频成分。
进一步，所述数字正弦信号与参考时钟输入信号频率同步。
进一步，所述数字正弦信号与参考时钟输入信号相位同步。
进一步，所述振荡器中设有一分倍频器。
作为优选，所述分倍频器为一角度寄存器。
本发明所述的一种基于Cordic算法的数字锁相环，采用FPGA来实现测频、鉴频/ 鉴相、滤波及数控振荡器，并输出同步正弦信号；在FPGA外部的模拟电路中，对正弦信号进 行数模转换、滤波和整形，转换成FPGA可以识别的TTL电平信号，输回鉴频鉴相器实现信号 的反馈。
相对于现有技术，本发明的数字锁相环结构输出的是与参考时钟输入信号同步的 数字正弦信号，这与现有技术中锁相环普遍输出的同步方波信号完全不同。正弦信号经过 后续外部模拟电路的处理，作为反馈信号又重新输送回鉴频鉴相器，从而实现锁相环的反 馈回路。
相对于现有技术，本发明的数字锁相环是基于FPGA和Cordic算法的，其输出的数 字正弦信号的相位精度可以根据需要调整。当参考时钟频率或者相位发生变化时，该锁相 环可检测到此变化，并通过Cordic振荡器调节输出频率，直到参考时钟信号与输出正弦信 号同步。本发明的数字锁相环的FPGA还设有独立的测频模块，锁定时间更短，因此，更加方 便在数字信号处理中或需要与参考时钟信号同步的数字正弦信号的其他场合。
为了能更清晰的理解本发明，以下将结合
阐述本发明的具体实施方式
。
图1是现有技术的锁相环的原理图。
图2是本发明所述数字锁相环的原理框图。
图3是本发明所述数字锁相环中鉴频鉴相器的电路结构图。
图4是本发明所述数字锁相环中数字滤波器结构的电路结构图。
图5是本发明所述数字锁相环中七阶低通滤波器的电路结构图。
具体实施方式
下面结合附图及具体实施例来更详细地描述本发明。
请参阅图2所示，为本发明提供的一种数字锁相环的原理方框图。该数字锁相环的主要模块通过可编程逻辑器件(FPGA)I来实现，在FPGAl内设置测频模块11、鉴频鉴相器 12、数字滤波器13、Cordic振荡器14，该数控振荡器14内部设置M倍分频器15。测频模块11的主要作用是对参考时钟输入信号进行测频。在本实施例中，测频 模块11采用分频段测频法，对不同频段的信号进行不同的分频测量，再将测量数据输入到 Cordic振荡器14，减少锁相环的锁频时间。该测频模块的测频精度到0. OOlHz0在本实施例中，采用FPGAl产生的40M时钟信号作为已知频率信号，假设参考时钟 输入信号的频率是fx，已知时钟信号频率为&，在参考时钟输入信号的一个周期内测得已 知时钟的个数为N，那么，可得出参考时钟输入信号频率与已知时钟信号频率的关系满足以 下公式fx=^(1) 但在实际的测量中，由于在参考时钟输入的一个周期内不一定是整数个已知时 钟，且参考时钟输入和已知时钟信号之间的相位差不确定，从而使测得N值的误差为1。为 了提高测量精度，对频率较高的参考时钟信号进行降频处理，增大参考时钟输入信号与已 知频率信号之间频率的差距，使N的数值尽量大，从而减小测得N的误差值对测量精度的影 响。测量参考时钟输入信号所需的测量时间等于降频后参考时钟输入信号的周期。当参 考时钟输入信号的频率降得越低，所需的测量时间越长。因此，为了平衡测量时间和测量精 度，本发明利用FPGA中的测频模块1对不同频段的信号采用不同的分频，然后进行测量，从 而既保证了测量精度，又不会占用太多的测量时间。请参阅图3所示，为鉴频鉴相器的构成图。该鉴频鉴相器12由两个触发器和一个 与非门组成，fin是参考时钟信号输入，fout是反馈信号输入，两个触发器的输出经过与非门 后输入到触发器的复位端。其原理是将参考时钟信号fin与反馈信号f。ut进行相位比较， 当反馈信号相位落后参考时钟输入信号时，输出up信号；反之则输出down信号。该鉴频鉴 相器12的线性鉴相范围是[-2 π，2 π ]。当该鉴频鉴相器12锁定时，其输出取决于相位差， 起到鉴相器作用；未锁定时，其输出取决于信号间的频率差，起鉴频器作用。请参阅图4所示，为数字滤波器的结构图。数字滤波器13采用计数器使得由鉴频 鉴相器12输出的信号平均化。其由up计数器和down计数器两个计数器组成，分别将由鉴 频鉴相器12输出的up和down信号平均化。当up信号为高电平时，up计数器在高频时钟 下开始计数，直至up信号为低电平时停止计数。当down信号为高电平时，down计数器在 高频时钟下开始计数，直至down信号为低电平时停止计数。当up计数器计数到设定值时， 输出inc信号，并清空up计数器；当down计数器计数到设定值时，输出dec信号，并清空 down计数器。Cordic振荡器14是一个基于Cordic算法的正弦信号发生器。Cordic算法可将 复杂运算分解为统一的简单移位、加法迭代运算，其基本思想是通过一系列固定的、与运算 基数相关的角度不断偏摆来逼近所需的旋转角度。其每一级运算依照如下公式(2) (4) 进行xi+1 = Xi-Yid^^(2)yi+1 = y^Xid^^(3)zi+1 = Zi-C^tarT1 (2_i)(4)
其中，(xw，yi+1)是旋转后的向量坐标，(Xi，Yi)旋转前向量坐标，Cli表示旋转方 向，Cli = 1对应逆时针旋转，Cli = -1对应顺时针旋转，Zi表示i次旋转后相位累加的部分 和。使\ = 0的旋转称为旋转模式(rotation mode)，yn = 0的旋转称为向量模式(vector mode)0
本发明中的Cordic振荡器14采用旋转模式，输入角度值，通过Cordic算法就可 以得到相应的正弦值或者余弦值。Cordic振荡器14的作用是接收测频模块11输出的测频 结果，并产生与参考时钟输入信号同频的输出信号；同时，接收数字滤波器13的inc和dec 信号，调节其输出信号的相位，使之与参考时钟输入信号同步。具体实现过程如下
Cordic振荡器14中包括一角度寄存器16 (图中未示出)，该角度寄存器16的值 直接通过Cordic算法计算出相应的正弦值，当角度寄存器16的值在系统时钟下，以一定的 步长k从O递增到2 π时，Cordic振荡器14则输出一个周期完整的正弦信号。步长k的 大小决定了振荡器输出正弦信号的频率。测频模块11测得参考时钟输入信号的频率后转 换为相应的步长k输入到Cordic振荡器14，从而使Cordic振荡器14产生与参考时钟输 入信号同频率的正弦信号。Cordic振荡器14在接收到数字滤波器13所产生的inc和dec 信号后改变角度寄存器16步进的方式，当inc信号为高电平时，角度寄存器16 —次递增步 长业；当dec信号为高电平时，角度寄存器16不递增；当inc和dec信号都为低电平时，角 度寄存器16 —次递增步长k。通过这种方式，实现Cordic振荡器14产生的正弦信号与参 考时钟输入信号相位和频率的同步。
Cordic振荡器14还包括另一个角度寄存器15，用于产生输入时钟参考信号的M 倍频，N分频的数字正弦输出信号，相当于分频器的作用。具体实现上是通过该角度寄存 器15递增的步长k’是正常步长的Μ/Ν倍，从而使该正弦信号的更新与用于反馈的正弦信 号同步。
该数字锁相环的回路中还包括一数模转换器(DAC) 2、一模拟低通滤波器模块 (LPF) 3和一个正弦波整形电路模块4。
数模转换器2将Cordic振荡器14中输出的数字正弦信号转换为模拟信号，在本 实施例中，采用16bits数模转换芯片DAC8811。
模拟低通滤波器模块3采用频率相关负阻(Frequency Dependednt Negative Resistance, FDNR)结构，在本实施例中，采用七阶FDNR低通滤波器来实现，通过对LC滤波 器电路进行Bruton变换，导入D元件，实现不用线圈的模拟LC有源滤波器，其电路结构请 参见图5。该模块用于滤除从数模转换器2输出信号中的高频成分，使输出的正弦信号更加平滑。
正弦波整形模块4采用高速比较器来实现，其作用是将模拟低通滤波器模块3输 出的正弦信号转换成FPGA能够识别的TTL电平信号，即频率和相位一致的方波信号，并输 入回鉴频鉴相器12实现信号的反馈。
本发明并不局限于上述实施方式，如果对本发明的各种改动或变形不脱离本发明 的精神和范围，倘若这些改动和变形属于本发明的权利要求和等同技术范围之内，则本发 明也意图包含这些改动和变形。
权利要求
1.一种基于Cordic算法的数字锁相环，其特征在于其包括一用于实现输出正弦信号的锁相环算法的控制器；所述控制器中设有 一测频模块，用于对参考时钟输入信号进行分段测频； 一鉴频鉴相器，用于将参考时钟输入信号与反馈信号作比较； 一数字滤波器，用于将鉴频鉴相器的输出信号平均化；及一振荡器，用于接收测频模块输出的测频结果，产生与参考时钟输入信号同频的输出 信号；并且接收并调节数字滤波器的输出信号的相位与参考时钟输入信号同步；以及 一位于反馈回路的正弦波整形模块，用于将正弦信号转换为方波信号。
2.根据权利要求1所述的基于Cordic算法的数字锁相环，其特征在于所述控制器为 可编程逻辑器件。
3.根据权利要求1所述的基于Cordic算法的数字锁相环，其特征在于所述正弦信号 为数字正弦信号。
4.根据权利要求3所述的基于Cordic算法的数字锁相环，其特征在于所述数字锁相 环还包括一数模转换器，用于接收所述控制器提供的数字正弦信号，并将其转换成模拟信号。
5.根据权利要求3所述的基于Cordic算法的数字锁相环，其特征在于所述数字锁相 环还包括一模拟低通滤波器模块，用于滤出所述数字正弦信号中高频成分。
6.根据权利要求3所述的基于Cordic算法的数字锁相环，其特征在于所述数字正弦 信号与参考时钟输入信号频率同步。
7.根据权利要求3所述的基于Cordic算法的数字锁相环，其特征在于所述数字正弦 信号与参考时钟输入信号相位同步。
8.根据权利要求1所述的基于Cordic算法的数字锁相环，其特征在于所述振荡器中 设有一分倍频器。
9.根据权利要求8所述的基于Cordic算法的数字锁相环，其特征在于所述分倍频器为一角度寄存器。
全文摘要
本发明公开了一种基于Cordic算法的数字锁相环。该数字锁相环包括一用于实现输出正弦信号的锁相环算法的控制器；所述控制器中设有一测频模块，用于对参考时钟输入信号进行分段测频；一鉴频鉴相器，用于将参考时钟输入信号与反馈信号作比较；一数字滤波器，用于将鉴频鉴相器的输出信号平均化；及一振荡器，用于接收测频模块输出的测频结果，产生与参考时钟输入信号同频的输出信号；并且接收并调节数字滤波器的输出信号的相位与参考时钟输入信号同步；及一位于反馈回路的正弦波整形模块，用于将正弦信号转换为方波信号。与现有技术相比，本发明输出与参考时钟信号同步的数字正弦信号，便于在数字信号处理中使用。
文档编号H03L7/099GK102045062SQ20111002918
公开日2011年5月4日 申请日期2011年1月27日 优先权日2011年1月27日
发明者何振辉, 徐辉, 王自鑫, 胡庆荣, 蔡志岗 申请人:中山大学