专利名称：切换式电容电路及流水线式模拟至数字转换器的制作方法
技术领域：
本发明涉及一种切换式电容电路(switched-capacitor circuit),尤其涉及一种用在流水线式(pipelined)模拟至数字转换器(ADC)中的切换式电容电路。
背景技术：
近年来便携式通信及音视频电子装置的快速成长，使得延长装置操作时间成为迫切的需求。但是，由于电池续航力的成长缓不济急，因此，降低功率消耗便成为达到该需求的一种替代可行方案。在目前的视频应用规格当中，流水线式(pipelined，又称之为管路式)模拟至数字转换器(ADC)较其他ADC架构被普遍使用。图I显示传统流水线式ADC架构I。输入信号Vin首先经由前端米样维持电路(front-end samp I e-and-ho I d amplifier, SHA) 11进行 采样，以提供稳定维持信号给后级电路12。如图式中的展开方块所示，每一级电路12包含子模拟至数字转换器(sub-ADC) 121、子数字至模拟转换器(sub-DAC) 122、采样维持(S/H)电路123、模拟减法器124及放大器(Gi) 125。在高解析流水线式ADC架构I设计中，一般需要高增益的运算放大器来达到高精准度的模拟信号处理，然而，在先进的CMOS制程下，由于晶体管的本质增益(intrinsic gain)会逐渐下降,且支持流水线式ADC架构I的工作电压(power)也会递减，进而导致放大器(Gi) 125的增益值会越来越小，因而要在切换式电容电路中设计出具高增益的运算放大器，将是个很大的挑战。为了校正低增益运算放大器的增益误差(gain error)，目前有提出使用相关性双采样(correlated double sampling,⑶S)的模拟至数字转换器来解决,其使用两组电容采样，并控制两组电容在不同时间进行放大。由在此技术必须额外增加一组电容(并增加电路面积)，输入级的两组电容造成双负载(double loading)，因此会消耗较多的功率；又因为需要使用三个时钟阶段(clock phase)，因此会降低整体电路的执行速度。因此，亟需提出一种切换式电容电路，期能在使用低增益放大器时，校正增益误差，以提升流水线式模拟至数字转换器(ADC)的整体效率。
发明内容
鉴于上述，本发明实施例的目的之一在于提出一种切换式电容电路，能在使用低增益放大器时，校正增益误差，进而提升流水线式模拟至数字转换器(ADC)的整体效率。本发明揭示一种流水线式模拟至数字转换器(pipelined ADC)，其包含多级电路。所述的每一级电路包含一乘积数字至模拟转换器(multiplying DAC, MDAC)，其包含一第一米样电容、一第二米样电容、一运算放大器(op-amp)、一第三电容以及一第四电容。第一米样电容用来在一米样阶段时，米样一输入信号；第二米样电容用来在米样阶段时米样输入信号。其中，在一第一放大阶段时，第三电容存储运算放大器的一偏移电压(offsetvoltage),第四电容暂存第一米样电容及第二米样电容传来的电荷，在一第二放大阶段时，第四电容将所存的电荷归还给第一采样电容及第二采样电容。
本发明又揭示一种切换式电容电路(switched-capacitor circuit),其包含一第一米样电容、一第二米样电容、一运算放大器(op-amp)、一第三电容以及一第四电容。第一米样电容用来在一米样阶段时，米样一输入信号；第二米样电容用来在米样阶段时米样输入信号。其中，在一第一放大阶段时，第三电容存储运算放大器的一偏移电压(offsetvoltage),第四电容暂存第一米样电容及第二米样电容传来的电荷，在一第二放大阶段时，第四电容将所存的电荷归还给第一采样电容及第二采样电容。
图I为传统流水线式模拟至数字转换器结构的示意图。图2为本发明一实施例的流水线式模拟至数字转换器的电路图。图3为本发明一实施例的乘积数字至模拟转换器的电路图。
图4A至图4C为本发明图3的乘积数字至模拟转换器的操作示意图。主要元件符号说明已知I 流水线式ADC架构Vin 输入信号11 前端采样维持电路12 级电路121子模拟至数字转换器122子数字至模拟转换器123采样维持电路124模拟减法器125放大器本发明2 流水线式模拟至数字转换器Vin 输入信号21 前端采样维持电路22 级电路23 延迟元件24 数字校正电路220乘积数字至模拟转换器221子模拟至数字转换器222子数字至模拟转换器223采样维持电路224模拟减法器225放大器Cf 第一米样电容Cs 第二采样电容Ccp 第三电容
Cbat 第四电容Vref 参考电压Vos 偏移电压Sffl-SfflO开关clkl, clk2, clk3 时钟信号
具体实施例方式首先，请参考图2，为本发明一实施例的流水线式模拟至数字转换器(pipelinedADC) 2的电路图。如图2所示，流水线式模拟至数字转换器2包括一前端采样维持电路(front-end samp I e-and-ho I d amplifier, SHA) 21、多级电路 22、一延迟兀件(delay element) 23以及一数字校正电路24。输入信号Vin首先经由前端采样维持电路21进行采样，以提供稳定维持信号给后级电路22。延迟元件23连接于多级电路22的输出与数字校正电路24之间，每一级电路22分别解析部分位(B)，经解析的部分位通过延迟元件23进行同步，并经由数字校正电路24进行校正及整合，以输出完整的N位数字码(N为ADC的解析度)。如图式中的展开方块所示，每一级电路22包含子模拟至数字转换器(sub-ADC) 221、子数字至模拟转换器(sub-DAC) 222、采样维持(S/Η)电路223、模拟减法器224及放大器(Gi) 225。每一级电路22的子ADC 221各自对输入信号进行初步量化，以产生部分数字码；所述的部分数字码再经由子DAC 122转换成相对应的模拟电压值。图3为本发明一实施例的乘积数字至模拟转换器(multiplying DAC,MDAC) 220的电路图。乘积数字至模拟转换器220包含了前述的子数字至模拟转换器222、采样维持电路223、模拟减法器224及放大器(Gi) 125 (例如运算放大器)。在此例子中，乘积数字至模拟转换器220以如图所不的切换式电容电路来实现,其包含一第一米样电容Cf、一第二米样电容Cs、一第三电容Cep、一第四电容Cbat、一运算放大器(op-amp) 225以及多个开关SWl-SWlO。乘积数字至模拟转换器220中提供一参考电压VMf，其值由子ADC 221的输出来决定。乘积数字至模拟转换器220至少具有采样阶段、第一(次)放大阶段以及第二(次)放大阶段等三个时钟阶段(clock phase)，并由开关SWl-SWlO来对其切换。请一并参考图4A至图4C，为图3的乘积数字至模拟转换器的操作示意图。如图所示，当时钟信号clkl变为高电位(“I”)时，导通开关311，512，515，516，518，519，乘积数字至模拟转换器220进入采样阶段，第一采样电容Cf及第二采样电容Cs对输入信号Vin进行采样。此阶段的第一采样电容Cf及第二采样电容Cs电性并联，并耦接于一预设电位而被重置(reset)。具体来说,该预设电位可以是接地端(在单端电路(Single Ended Circuit)中)或共模(common)电位(在双端的差动电路(Double Ended Differential Circuit)中)，但不以公开者为限。接着，当时钟信号clk2变为高电位(“I”)时，导通开关SW3，Sff6, Sff7, SW10，乘
积数字至模拟转换器220进入第一放大阶段，此时电容Cs会耦接于参考电压Vref。运算放大器225的输入端具有一个偏移电压(offset voltage) Vtjs，第三电容Cep及第四电容Cbat以相反极板电性连接于运算放大器225的输入端,且第四电容Cbat分别电性连接第一米样电容Cf及第二采样电容Cs。此阶段的第三电容Cep存储了运算放大器225的偏移电压Vtjs，且第四电容Cbat会暂存第一米样电容Cf及第二米样电容Cs传来的电荷，以阻止电荷流到第三电容C。。。而基于电荷守恒定律，第三电容Cep会感应出和第四电容Cbat相同的电荷量，但极性相反。最后，当时钟信号clk3变为高电位(”1”)时，导通开关5胃3，514，519，5110，乘积数字至模拟转换器220进入第二放大阶段，此时第三电容Cep耦接于第四电容Cbat的一端及运算放大器225之间，且第四电容Cbat之另一端耦接于预设电位(接地端或共模(common)电位)。此阶段的第四电容Cbat进行放电 ，将原先暂存的电荷归还给第一采样电容Cf及第二采样电容Cs，并且第四电容Cbat的另一端电压会接近或等于预设电位。因为在放大阶段中，第四电容Cbat阻止第一采样电容Cf及第二采样电容Cs的电荷流至第三电容C。。，因此不会改变从采样电容Cf、Cs采样的输入信号，进而避免运算放大器225的增益误差。值得注意的是，第一放大阶段以及第二放大阶段时，第一采样电容Cf会一直耦接于第二采样电容Cs以及运算放大器225的输出端Vwt之间，以作为反馈电容(feedbackcapacitor)。因此，运算放大器225的输出端Vwt不会因切换阶段而被干扰，进而维持较为稳定的输出。此外，本架构改良双负载的已知缺点，可增快电路操作速度。以上所述仅为本发明的优选实施例而已，并非用以限定本发明的权利要求书要求保护的范围；凡其它未脱离发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求书要求保护的范围内。
权利要求
1.一种流水线式模拟至数字转换器，包含 多级电路，每一级电路包含 一乘积数字至模拟转换器，包含 一第一米样电容，用来在一米样阶段时，米样一输入信号； 一第二采样电容，用来在该采样阶段时采样该输入信号； 一运算放大器； 一第三电容；及 一第四电容； 其中，在一第一放大阶段时，该第三电容存储该运算放大器的一偏移电压，该第四电容暂存该第一采样电容及该第二采样电容传来的电荷，且在一第二放大阶段时，该第四电容将所存的电荷归还给该第一采样电容及该第二采样电容。
2.如权利要求I所述的流水线式模拟至数字转换器，还包括多个开关，用来切换该采样阶段、该第一放大阶段以及该第二放大阶段。
3.如权利要求2所述的流水线式模拟至数字转换器，其中在该采样阶段时，该第一采样电容及该第二采样电容电性并联，并耦接于一预设电位。
4.如权利要求3所述的流水线式模拟至数字转换器，其中该运算放大器具有一输出端，且在该第一放大阶段以及该第二放大阶段时，该第一采样电容耦接于该第二采样电容以及该运算放大器的该输出端之间。
5.如权利要求4所述的流水线式模拟至数字转换器，其中在该第一放大阶段时，该第二采样电容耦接于一参考电压，该第三电容及该第四电容以相反极板电性连接于该运算放大器，且该第四电容分别电性连接该第一采样电容及该第二采样电容。
6.如权利要求5所述的流水线式模拟至数字转换器，其中在该第二放大阶段时，该第三电容耦接于该第四电容的一端及该运算放大器之间，且该第四电容的另一端耦接于该预设电位。
7.如权利要求I所述的流水线式模拟至数字转换器，其中每一级电路还包含 一子模拟至数字转换器，对该多级电路的该输入信号进行初步量化。
8.如权利要求7所述的模拟至数字转换器，还包含一前端采样维持电路，用以提供该输入信号给该多级电路。
9.一种切换式电容电路,包含 一第一米样电容，用来在一米样阶段时，米样一输入信号； 一第二采样电容，用来在该采样阶段时采样该输入信号； 一运算放大器； 一第三电容；及 一第四电容； 其中，在一第一放大阶段时，该第三电容存储该运算放大器的一偏移电压，该第四电容暂存该第一采样电容及该第二采样电容传来的电荷，且在一第二放大阶段时，该第四电容将所存的电荷归还给该第一采样电容及该第二采样电容。
10.如权利要求9所述的切换式电容电路，还包括多个开关，用来切换该采样阶段、该第一放大阶段以及该第二放大阶段，其中在该采样阶段时，该第一采样电容及该第二采样电容电性并联，并耦接于一预设电位。
11.如权利要求10所述的切换式电容电路，其中该运算放大器具有一输出端，且在该第一放大阶段以及该第二放大阶段时，该第一采样电容耦接于该第二采样电容以及该运算放大器之该输出端之间。
12.如权利要求11所述的切换式电容电路，其中在该第一放大阶段时，该第二采样电容耦接于一参考电压，该第三电容及该第四电容以相反极板电性连接于该运算放大器，且该第四电容分别电性连接该第一采样电容及该第二采样电容。
13.如权利要求12所述的切换式电容电路，其中在该第二放大阶段时，该第三电容耦接于该第四电容的一端及该运算放大器之间，且该第四电容的另一端耦接于该预设电位。
全文摘要
一种切换式电容电路及流水线式模拟至数字转换器。该切换式电容电路(switched-capacitor circuit)包含一第一采样电容、一第二采样电容、一运算放大器(op-amp)、一第三电容以及一第四电容。第一采样电容用来在一采样阶段时，采样一输入信号；第二采样电容用来在采样阶段时采样输入信号。其中，在一第一放大阶段时，第三电容存储运算放大器的一偏移电压(offset voltage)，第四电容暂存第一采样电容及第二采样电容传来的电荷，在一第二放大阶段时，第四电容将所存的电荷归还给第一采样电容及第二采样电容。
文档编号H03M1/54GK102790619SQ20111014558
公开日2012年11月21日 申请日期2011年5月19日 优先权日2011年5月19日
发明者林进富, 黄嘉玄 申请人:奇景光电股份有限公司