专利名称：用于延迟锁定环和锁相环的方法和装置的制作方法
技术领域：
本发明的实施例涉及延迟锁定环或锁相环；更具体地说，涉及低功率延迟锁定环或低功率锁相环。
背景技术：
DDR接口通常使用若干DLL(DLL)，其中，每个DLL驱动若干相位内插器(PI)。每个 PI用来提供一个引脚或一组引脚上可调的延迟，以帮助满足定时约束。在非激活期间，由于涉及长的重新锁定时间(通常大约100-200纳秒)，所以没有关闭DLL。只有电路被关闭足够长的时间从而允许DLL在加电后重新锁定时，某些电路才使 DLL断电。在断电模式中(例如，DDR CKE断电)，退出时延常常不能长于10_20纳秒。如果存在这种要求的话，那么DLL不太可能被断电。DDR端口中所有的DLL消耗的总电流可以是大约100毫安。这导致在电路是非激活时功率使用的浪费。通常，DLL可以在多于一个应用中重用但是具有不同的带宽要求。具有可编程带宽的DLL适于设计重用，这将极大地节省开发时间和成本。
根据下面提供的详细描述和本发明的各个实施例的附图，将更全面地理解本发明的实施例，然而，这不应当视为是将本发明限制到特定的实施例，而是仅用于解释和理解。图1是根据本发明的一个实施例的低功率延迟锁定环的框图。图2是根据本发明的一个实施例的弱锁定(weaklock)操作的波形图。图3是根据本发明的一个实施例的可编程频率操作的波形图。图4是用于低功率延迟锁定环的处理的一个实施例的流程图。图5说明了与本发明的一个实施例一起使用的计算机系统。
具体实施例方式参考延迟锁定环(DLL)给出了用于延迟锁定环(DLL)和锁相环(PLL)的方法和装置。在一个实施例中，DLL包括相位检测器，所述相位检测器包括参考输入和反馈输入以确定相位差。DLL还包括控制器，用于确定是否将一个信号提供给参考输入和反馈输入二者， 以使得例如在低功率操作期间参考输入和反馈输入接收相同的输入。在以下的描述中，阐述了许多细节以提供对本发明的实施例的更加透彻的解释。 然而，对本领域的技术人员显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其他实例中，以框图的形式而非细节的形式示出了公知的结构和设备以免模糊本发明的实施例。下面详细描述的某些部分是根据对计算机存储器内数据位的操作的算法和符号表示而给出的。这些算法的描述和表示是数据处理领域技术人员用来将他们工作的实质最有效地传达给本领域其他技术人员的手段。算法在这里，并且普遍地，被认为是导致所期望结果的自我一致的(self-consistent)步骤序列。这些步骤是需要物理量的物理处理的那些步骤。虽然不是必须的，但是这些量通常采取能够被存储、传送、组合、比较和以其他方式操作的电信号或者磁信号的形式。主要出于通用的原因，将这些信号称为位、值、元素、符号、字符、项、数等已被证明往往是方便的。然而，应该铭记，所有这些和类似的术语都是与适当的物理量相关联的，并且仅仅是应用于这些量的简便标记。若非具体声明另有所指，否则如从以下讨论中显而易见的是， 应当意识到，在本说明书、讨论中通篇对诸如“处理”、“计算”、“运算”、“确定”或“显示”等等术语的使用是指计算机系统或类似的电子计算设备的动作和/或过程，其将计算机系统的寄存器和存储器中被表示为物理(例如，电子)量的数据操作和/或变换为计算机系统的存储器、寄存器或其它此类信息存储、传输或显示设备中被类似地表示为物理量的其它数据。本发明的实施例也涉及用于执行本文中的操作的装置。一些装置可被专门构造来用于要求的目的，或其可包括由存储在计算机中的计算机程序选择性激活或重配置的通用计算机。这样的计算机程序可被存储在计算机可读存储介质中，所述计算机可读存储介质诸如但不限于任意类型的盘，包括软盘、光学盘、CD-ROM、DVD-ROM和磁光盘；只读存储器 (ROM)、随机存取存储器(RAM)、EPROM、EEPROM、NVRAM、磁卡或光卡，或任何类型的适于存储电子指令并且均耦合到计算机系统总线的介质。本文给出的算法和显示并不固有地涉及任何特定的计算机或者其他装置。各种通用系统可以根据本文的教导与程序一起使用，或者，可以证明构造更专业化的装置来执行所需要的方法步骤是方便的。用于各种这些系统的所需结构将出现在下面的描述中。另外， 本发明的实施例没有参照任何特定编程语言来描述。将意识到，各种编程语言可以被用来实现本文描述的本发明的教导。机器可读介质包括用于以机器(例如，计算机)可读的形式存储或传输信息的任何机构。例如，机器可读介质包括只读存储器(“ROM”)；随机存取存储器(“RAM”)；磁盘存储介质；光存储介质；闪速存储设备等。主要参考低功率DLL讨论本文描述的方法和装置。然而，该方法和装置不局限于低功率DLL，可以结合低功率PLL来实现它们。此外，主要参考处理器计算机系统讨论低功率DLL。它们可以在任何集成电路设备或系统上实现或与之相关联，所述任何集成电路设备或系统例如蜂窝电话、个人数字助理、嵌入式控制器、移动平台、桌面平台或服务器平台。MM参考低功率延迟锁定环(DLL)给出用于DLL和PLL的方法和装置。在一个实施例中，DLL包括相位检测器，所述相位检测器包括参考输入和反馈输入以确定相位差。DLL还包括控制器，用于确定是否将一个信号提供给参考输入和反馈输入二者，以使得例如在低功率操作期间参考输入和反馈输入接收相同的输入。图1是根据本发明的一个实施例的低功率延迟锁定环(DLL)的框图。没有示出诸如总线和外设的许多相关的部件以免模糊本发明。参考图1，DLL包括控制逻辑101、refclk 掩蔽生成器102、fbclk掩蔽生成器103、计数器105、延迟线110以及包括相位检测器181、 电荷泵182、Nbias生成器183和启动电路184的单元。在一个实施例中，DLL接收例如ckin143、weaklocken 142和programmable_bw 141的输入。DLL的输出(未示出)包括来自延迟线110的输出，其包括fbclk 162。在一个实施例中，上述单元示出为分立的设备。这些单元的一些或全部集成在一个设备或其他设备中的其他实施例是可能的。在其他实施例中，上述单元贯穿系统分布在硬件、软件或它们的某种组合中。在一个实施例中，相位检测器181、电荷泵182、Nbias生成器183、启动电路184和延迟线110是传统DLL的部件。DLL还可以包括环路滤波器。在一个实施例中，延迟线110接收进入时钟(即，ckin 143)并且使用级联延迟级来延迟信号以生成一组等间隔的抽头(tap)。使用偏压(pbias 187和nbias 188)控制通过单独延迟元件的延迟。在一个实施例中，通过使用相同控制抽头来控制延迟线110中的每个延迟级，相等相位距离是可能的。在一个实施例中，延迟线110基于给定的输入生成多相信号(例如，如果时钟周期是400皮秒，那么延迟线100生成相位相等地间隔开约每相位 50皮秒的8个信号)。在一个实施例中，将两个标称(nominally)相同的抽头(通过完整参考时钟周期延迟的抽头，例如，refclk 161和fbclk 162)馈送到相位检测器181 (作为refclk_pfd 155和fbclk_pfd 156)。标称相同的抽头之间的相位误差被电荷泵182和环路滤波电容器整合，以生成偏压。负反馈环在减小相位误差的方向调整控制电压(并且由此调整延迟线 110的单独缓冲器的延迟)。在一个实施例中，相位检测器180(或相位和频率检测器)响应于参考时钟 (refclk 161)和反馈时钟(fbclk 162)之间的相位比较，而生成向上信号(Up) 185和向下信号(Down) 186。Up 185和Down 186驱动生成电压的电荷泵182。在一个实施例中，Nbias生成器183基于来自电荷泵182的pbias电压生成nbias 电压。在初始设定期间，启动电路184将pbias 187向下拉到0。这使得nbias 188增加到最高值。如果nbias 188为其最高值，那么延迟线110被设置为最快的设置值。在一定长度的时间后，相位检测器181被使能并且偏压被释放。反馈环尝试锁定到参考频率。在一个实施例中，DLL包括至少两个偏压单元。pbias 187的值在-0. 25到0. 65V 的范围内。nbias 188的值在0.35到0.65V的范围内。在一个实施例中，当电路关闭时，将 pbias 187向上拉到VDD并将nbias 188向下拉到VSS (0)。在一个实施例中，pbias 187的较高的值使延迟线110减慢，而nbias 188的较高的值使延迟线110加速。在一个实施例中，DLL包括用于进入和退出弱锁定状态(一种低功率模式)的控制逻辑101。控制逻辑101生成programmable_bw 141和weaklocken 142。控制逻辑101 将反馈环置于弱锁定状态(本文中称为弱锁定模式)。低功率操作在一个实施例中，控制逻辑101通过关闭延迟线110同时维持偏压足够接近锁定的值以使得能够进行快速唤醒和重新锁定，来降低非激活期间消耗的功率。在弱锁定模式期间，(完全地)关闭延迟线110，同时以低的时钟速率将相同的信号(时钟信号)发送到相位检测器181，以模仿锁定状况下DLL的参考时钟输入(refclk)和反馈时钟输入(fbclk)。 在一个实施例中，参考时钟输入(refclk)和反馈时钟输入(fbclk) 二者在弱锁定模式期间均是禁用的。在一个实施例中，取决于电路架构，电荷泵182和相位检测器181被断电。
在一个实施例中，当关闭针对延迟线110的时钟并禁用反馈环时，偏压向电压供应之一泄漏，因为它不再是激活地驱动的。为了支持快速重新锁定，即使在部分或完全关闭 DLL时，仍将pbias 187和nbias 188 二者维持为非常接近理想闭环值。在一个实施例中， 定期刷新偏压。在一个实施例中，控制逻辑101确定是否将一个时钟信号提供给相位检测器181 的参考输入和反馈输入二者(refclk_pfd 155和fbclk_pfd 156)，以使得这两个输入接收相同的输入源。控制逻辑101关闭延迟线110和其它不需要的电路，同时使偏压运行。控制逻辑110馈送替代时钟来模仿锁定系统，并且该替代时钟具有比ckin 143更低的频率。 在一个实施例中，控制逻辑101通过控制programmale_bw 141和weaklocken 142来控制 refclk_pfd 155 和 fbclk_pfd 156 的源。在一个实施例中，计数器105生成时钟信号(例如，ckwklock 160)。控制逻辑 101 (通过使用 programmale_bw 141 和 weaklocken 142)设置 refclk_pfd 155 和 fbclk_ Pfd 156来接收该时钟信号以模仿锁定状况。例如，如果断言(assert)weaklocken 142，那么ckwlock 160成为相位检测器181的源。相位检测器181从没有相位误差的refclk_pfd 155和fbclk_pfd 156接收相同的信号(模仿锁定状况)。相位检测器180生成相同的Up 185和Downl86。电荷泵182对于偏压开启等量电流，由此保持偏压稳定。在一个实施例中，计数器105生成具有比在正常操作期间使用的时钟频率更低的 ckwklock 160。在一个实施例中，使用其他方法来禁用相位检测器181、电荷泵182或二者。下文将另外参考余下附图来更详细地描述Refclk掩蔽生成器102和fbclk掩蔽生成器103。偏压在一个实施例中，当DLL被关闭延长的时间段时，在偏压中可能存在漂移(和在 refclk 161/fbclk 162之间的相关联的相位误差)。在一个实施例中，通过使用来自延迟线110的原始refclk 161和fbclk 162定期锁定DLL来纠正(或减少)偏压中的漂移。在一个实施例中，控制逻辑101定期开启DLL以维持偏压(例如，每500纳秒重新锁定)。该操作在本文中还称为快速唤醒或重新锁定。在一个实施例中，DLL在回到弱锁定模式之前执行几个时钟周期的快速唤醒。例如，控制逻辑101以可编程的间隔开启DLL(包括相位检测器181和电荷泵182)，并且将refclk 161和fbclk 162提供一个或多个时钟周期，以阻止大幅漂移或维持由两个偏压单元保持的电压电平。在一个实施例中，取决于电路架构，电荷泵182和相位检测器181被断电。在一个实施例中，控制逻辑101将一时钟提供给延迟线110，然后在随后的时钟周期中禁用延迟线110，但是使能对相位检测器181的输入。如此，将重新锁定过程执行一个时钟周期。在一个实施例中，偏压接近于正确的值，因此改善偏压所需的时钟周期的数量很小。在一个实施例中，从弱锁定状态的退出时间大约是10个时钟周期。例如，当pbias 187是0. 5V时锁定DLL。在一个实施例中，如果向Vcc的总泄漏高于向Vss的总泄漏，那么pbias 187的值开始向上漂移。在大约一段时间后(例如，200 纳秒)，取决于泄漏的量，pbias 187可能是0. 51V。控制逻辑101对weaklocken 142解断言(de-assert)，从而DLL尝试进行重新锁定。在几个时钟周期中，DLL能够重新锁定并且pbias 187的值被带回到0. 5V。在一个实施例中，DLL能够在1纳秒内重新锁定(快速恢复)。在一些实施例中， 功率节省大约是60-70%。这使得即使其他电路仅被断电很短的时间段(例如，少于25纳秒)，仍然能够使DLL断电。在没有弱锁定模式的情况下，为了重新锁定，DLL需要对控制电压进行充电并且使用比较器来停止该充电过程。图2是根据本发明的一个实施例的弱锁定操作的波形图。参考图2，信号包括 ckin 20U wklocken 202、refclk 203、refclk_mask 204、fbclk 205、fbclk_mask 206、 refclk_pfd 207和fbclk_pfd 208。在一个实施例中，这些信号分别地对应于ckin 143、 wklocken 142、refclk 161、refclk_mask 151、fbclkl62> fbclk_mask 152、refclk_pfd 155 和 fbclk_pfd 156 (参考图 1)。在一个实施例中，例如，当退出弱锁定模式时，使能延迟线110。注意，refclk 161 比fbclk 162早一个周期。如果在从弱锁定状态退出后立即将对相位检测器181的输入从 ckwklock 160切换到refclk 161和fbclk 162，那么相位检测器180可能检测到从第一个 refclk 230的边沿到fbclk 205的对应边沿的几乎一个时钟周期的相位误差(例如，假相位误差220)。相位检测器181可能由于假相位误差220而错误地尝试降低延迟。在一个实施例中，当DLL从弱锁定模式退出时，refclk掩蔽生成器102生成信号 (例如，refclk_mask 151)来抑制(掩蔽)refclk脉冲(例如，211)。在一个实施例中， refclk_mask 204和fbclkjiiask 206确保在唤醒期间保留相位误差信息以支持快速重新锁定。在一个实施例中，refclkjiiask生成器102生成掩蔽信号来将信号163抑制至少一个时钟周期。如果没有断言weakloaden 142，那么信号163(参考图1)是refclk 161的源。在一个实施例中，refclkjiiask 204至少掩蔽从弱锁定模式退出之后的refclk 203的第一个时钟周期。在其他实施例中，refclk 203的两个或更多时钟周期被抑制。在一个实施例中，取决于偏压中的漂移量，当切换到不同时钟信号时存在可能的假信号(glitch)的风险。通过分别地基于refclk 203和fbclk 205的负边沿(而不是基于ckin 201)生成refclk_mask 204和fbclk_mask 206来避免该假信号的风险。图3是根据本发明的一个实施例的可编程频率操作的波形图。参考图3，信号包括 ckin 301、programmable_bw 302、refclk 303、refclk_mask 304、fbclk 305、fbclk_ mask 306、refclk_pfd 307和fbclk_pfd 308。在一个实施例中，这些信号分别对应于ckin 143、programmable_bw 141、refclk 161、refclk_mask 151、fbclk 162、fbclk_mask 152、 refclk_pfd 155 和 fbclk_pfd 156(参考图 1)。在一个实施例中，DLL通过使用对正常操作期间相位检测器181的更新速率的数字控制来提供环带宽的可编程性。通过使用可编程带宽机制，使用类似于电荷泵182的相同电荷泵(而不需要新的设计)。例如，为了将频率降低为一半，生成refclk_mask 304和fbclk_mask 306，以使得每隔一个refclk 303和fbclk 305 (例如，脉冲310和脉冲311)被抑制。结果示出为图4 中的refclk_pdf 307和fbclk_pfd 308。在一个实施例中，DLL按照需要可重用于生成不同带宽。在一个实施例中，refclkjiiask生成器102和fbclkjiiask生成器103生成掩蔽信号，以(分别地)将refclk 303和fbclk 305抑制多个时钟周期，从而控制信号的频率。图4是用于低功率延迟锁定环的处理的一个实施例的流程图。通过处理逻辑来执行该处理，所述处理逻辑可以包括硬件(电路、专用逻辑等)、软件(例如在通用计算机系统或专用机器上运行的软件)或二者的组合。在一个实施例中，结合参考图1的DLL来执行该处理。在一个实施例中，结合参考图5的计算机系统来执行该处理。在一个实施例中，结合低功率PLL来执行该处理。参考图4，在一个实施例中，处理逻辑从生成周期信号开始(处理框401)。处理逻辑确定是否将相位检测器的参考输入和反馈输入二者设置为接收相同的周期信号(处理框402)。在一个实施例中，响应于功率节省模式，处理逻辑确定在延迟单元被断电以节省功率时是否将该周期信号用作对相位检测器的输入。在一个实施例中，处理逻辑调节延迟线中多个延迟级的延迟时间段(处理框 403)。在一个实施例中，该延迟时间段至少基于由相位检测器生成的相位差。在一个实施例中，处理逻辑确定是否定期执行快速重新锁定(处理框404)。例如， 将快速重新锁定执行两个或更多时钟周期，以维持由偏压单元保持的电压电平。处理逻辑将参考输入和反馈输入设置为在快速重新锁定期间分别地接收来自第一延迟单元的信号和来自标称延迟单元的信号。在一个实施例中，处理逻辑生成掩蔽信号以将在参考输入接收的周期信号抑制至少一个时钟周期(处理框405)。在一个实施例中，在参考输入接收的周期信号大约比在反馈输入接收的周期信号早一个时钟周期。在一个实施例中，处理逻辑确定是否生成掩蔽信号以将周期时钟信号抑制多个时钟周期，从而控制输出信号的频率(处理框406)。图5说明了结合本发明的一个实施例的计算机系统的示例。处理器705访问来自 1级(Li)高速缓冲存储器706、2级(U)高速缓冲存储器710和主存储器715的数据。在一个实施例中，高速缓冲存储器710是用于多于一个处理器核心的共享的高速缓存。在一个实施例中，存储器/图形控制器716、10控制器717或它们的组合集成在处理器705中。在一个实施例中，存储器/图形控制器716的部分、IO控制器717的部分或它们的组合集成在处理器705中。处理器705可以具有任意数量的处理核心。然而，本发明的其他实施例可以实现在系统中的其他设备内，或贯穿系统分布在硬件、软件或它们的某种组合中。主存储器715可以实现在例如基于NVRAM技术的动态随机存取存储器(DRAM)、硬盘驱动器(HDD) 720、固态盘725的各种存储器源中，或者实现在经由网络接口 730或经由无线接口 740而位于计算机系统远程位置的、包含各种存储设备和技术的存储器源中。高速缓冲存储器可以位于处理器内或接近处理器，例如在处理器的本地总线707上。此外，高速缓冲存储器可以包含诸如6晶体管(6T)单元的相对快的存储单元或具有大约相等或更快的访问速度的其他存储单元。然而，本发明的其他实施例可以存在于图5的系统中的其他电路、逻辑单元或设备内。此外，本发明的其他实施例可以贯穿图5中说明的若干电路、逻辑单元或设备而分布。本发明不局限于所描述的实施例，而是可以用在所附权利要求的精神和范围内的修改和替换来实践。例如，应当意识到，本发明适用于与所有类型的半导体集成电路(“IC”) 芯片一起使用。这些IC芯片的示例包括但不限于处理器、控制器、芯片组部件、可编程逻辑阵列(PLA)、存储器芯片、网络芯片等。此外，应当意识到，尽管可能已经给出了示例性的大小/模型/值/范围，但是本发明的实施例不限于此。随着制造技术(例如，照相平板印刷术)的日益成熟，可以期待能够制造更小尺寸的设备。 尽管本领域中的普通技术人员在阅读了上述描述后，本发明的实施例的许多替换和修改将无疑变得显而易见，但是应当理解，以说明的方式示出和描述的任何特定实施例绝不意图被认为是限制性的。因此，对各种实施例的细节的引用不意图限制权利要求的范围，权利要求本身仅叙述被认为是本发明必要的那些特征。
权利要求
1.一种用于生成信号的装置，包括相位检测器，其包括参考输入和反馈输入以确定相位差；以及控制器，用于确定是否将重新锁定执行一个或多个时钟周期的持续时间，以维持由一个或多个偏压单元保持的电压电平。
2.根据权利要求1所述的装置，还包括用于生成第一信号的计数器，其中，所述控制器可操作来将所述参考输入和所述反馈输入二者设置为接收所述第一信号，以维持所述相位差。
3.根据权利要求1所述的装置，还包括多个延迟单元，所述多个延迟单元包括第一延迟单元和第二延迟单元，其中，所述控制器可操作来使得所述参考输入和所述反馈输入分别地接收所述第一延迟单元的输入和所述第二延迟单元的输出。
4.根据权利要求1所述的装置，还包括多个延迟单元，其中，所述控制器响应于功率节省模式而确定执行所述重新锁定，在所述功率节省模式期间所述多个延迟单元被断电。
5.根据权利要求1所述的装置，还包括电荷泵，所述电荷泵被耦合来基于来自所述相位检测器的相位差信息而控制与多个延迟单元相关联的延迟时间段，其中，所述控制器可操作来确定是否使所述相位检测器、所述电荷泵或二者断电。
6.根据权利要求1所述的装置，其中，所述控制器可操作来使得定期将所述重新锁定执行一个或多个时钟周期的持续时间。
7.根据权利要求1所述的装置，其中，所述控制器可操作来如果在所述参考输入接收的第一周期信号比在所述反馈输入接收的第二周期信号早大约一个时钟周期，则生成第一掩蔽信号以将所述第一周期信号抑制至少一个时钟周期。
8.根据权利要求1所述的装置，其中，所述控制器可操作来生成第一掩蔽信号和第二掩蔽信号以进行多个时钟周期的抑制，从而控制所述参考输入和所述反馈输入接收的信号的频率。
9.根据权利要求2所述的装置，其中，所述第一信号的频率低于在正常功率模式下所述参考时钟输入接收的时钟信号的工作频率。
10.一种用于生成信号的方法，包括响应于功率节省模式，确定是否将重新锁定执行一个或多个时钟周期的持续时间，以维持由一个或多个偏压单元保持的电压电平；以及将相位检测器的参考输入和反馈输入设置为分别接收来自第一延迟单元的第一周期信号和来自第二延迟单元的第二周期信号，其中，所述第一延迟单元和所述第二延迟单元是多个延迟单元的一部分。
11.根据权利要求10所述的方法，还包括响应于所述功率节省模式而确定是否将第一信号提供给所述参考输入和所述反馈输入二者，在所述功率节省模式期间多个延迟单元被断电。
12.根据权利要求10所述的方法，还包括至少基于由所述相位检测器生成的相位差来控制与多个延迟单元相关联的延迟时间段。
13.根据权利要求10所述的方法，还包括确定是否定期将重新锁定执行一个或多个时钟周期的持续时间。
14.根据权利要求10所述的方法，还包括如果在所述参考输入接收的第一周期信号比在所述反馈输入接收的第二周期信号早大约一个时钟周期，则生成第一掩蔽信号以将所述第一周期信号抑制至少一个时钟周期。
15.根据权利要求10所述的方法，还包括生成第一掩蔽信号和第二掩蔽信号以进行多个时钟周期的抑制，从而控制所述参考输入和所述反馈输入接收的信号的频率。
16.一种计算系统，包括处理器；以及存储器接口，其包括延迟锁定环，所述延迟锁定环包括相位检测器，其包括参考输入和反馈输入以基于这两个输入确定相位差；控制器，用于确定是否将重新锁定执行一个或多个时钟周期的持续时间，以维持由一个或多个偏压单元保持的电压电平；以及电荷泵，其被耦合来基于来自所述相位检测器的所述相位差而控制与多个延迟单元相关联的延迟时间段。
17.根据权利要求16所述的系统，还包括用于生成第一信号的计数器，其中，所述控制器可操作来响应于功率节省模式而将所述参考输入和所述反馈输入设置为接收相同的信号，所述相同的信号是所述第一信号。
18.根据权利要求16所述的系统，其中，所述控制器可操作来使得定期将重新锁定执行一个或多个时钟周期的持续时间。
19.根据权利要求16所述的系统，其中，所述控制器可操作来如果在所述参考输入接收的第一周期信号比在所述反馈输入接收的第二周期信号早大约一个时钟周期，则生成第一掩蔽信号以将所述第一周期信号抑制至少一个时钟周期。
20.根据权利要求16所述的系统，其中，所述控制器可操作来生成第一掩蔽信号和第二掩蔽信号以进行多个时钟周期的抑制，从而控制所述参考输入和所述反馈输入接收的信号的频率。
全文摘要
给出了低功率延迟锁定环(DLL)。在一个实施例中，DLL包括相位检测器，所述相位检测器包括参考输入和反馈输入以确定相位差。DLL还包括控制器，用于确定是否将一个信号提供给参考输入和反馈输入二者，以使得例如在低功率操作期间参考输入和反馈输入接收相同的输入。
文档编号H03L7/08GK102289246SQ20111014754
公开日2011年12月21日 申请日期2011年6月2日 优先权日2010年6月3日
发明者C·P·莫扎克, N·A·库尔德, P·莫萨利坎蒂 申请人:英特尔公司