放大电路的制作方法

专利名称：放大电路的制作方法
放大电路技术领域
本发明一般涉及电子电路，并且具体涉及用于音频系统中的放大电路。
背景技术：
很多音频放大电路在其电源波动时会产生听得见的声音。例如，当放大电路初始 通电时，电源中的改变可能在该放大电路的输出节点引入噪声电压。该噪声电压将通过耦 接到输出节点的负载转化成声音，其通常表现为噪音。因为该噪音对于使用者来说是干扰， 因此需要消除或者至少部分地降低该噪音。
图1示出了一种传统的音频放大电路10。放大电路10由正电源+Vsupply和负电 源-Vsupply供电，其配置成提供对称的电源以用于抑制噪声。具体地，音频放大电路10包括 运算放大器11，其具有非倒相输入节点12、倒相输入节点13和输出节点14。运放11的非 倒相输入节点12通过输入电容16耦接至第一端点15。第一端点15配置成接收音频信号。 非倒相节点12还通过第一电阻17耦接至地。运放11的倒相输入节点13通过第二电阻18 耦接至地、以及通过第三电阻19耦接至输出节点14。该第二电阻18和第三电阻19作为运 放11的反馈网络，其阻值的比值决定了放大电路10的放大增益。运放11的输出节点耦接 到负载20，该负载20通常为扬声器，其能够根据通过其中的电流发出声音。
虽然放大电路10被这样设计以抑制噪音，但是噪音无法完全消除，特别是当放大 电路10刚通电时。图2示出了图1的运放11的一个示例的输出级。如图2所示，运放包 括用于输出高动态范围放大信号的输出级。该输出级包括第一 PMOS晶体管21和第二 PMOS 晶体管22。第一 PMOS晶体管21耦接于正电源+Vsupply和运放的输出节点14之间，且第一 PMOS晶体管21的栅配置成接收经运放的前级放大的输入信号。第二 PMOS晶体管22耦接 于第一 PMOS晶体管21的栅和正电源+Vsupply之间，其配置成控制第一 PMOS晶体管21的运 行。由于MOS晶体管的器件结构，第一 PMOS晶体管21的栅和漏之间的寄生电容Cgd可能耦 接于该放大电路中。当该放大电路初始通电时，第二 PMOS晶体管22被打开，由此第二 PMOS 晶体管22和寄生电容Cgd形成电流路径，允许差动电流Idiff从正电源+Vsupply流到输出节点 14，该电流又经过负载20流至地。负载20可能响应于该差动电流Idiff而生成显著的噪声。
因此，需要提高音频放大电路的噪声性能。发明内容
—方面，提供了一种电路。该电路包括第一电路模块，其具有第一输入节点、第二 输入节点和输出节点，其中该第一电路模块配置成在该第一输入节点接收输入信号并且在 该输出节点生成放大信号。该电路还包括第二电路模块，其耦接于参考电位线和该输出节 点之间，配置成响应于第一控制信号从该输出节点吸收电流。
另一方面，提供了一种放大电路。该放大电路包括根据本发明的电路。
上文已经概括而非宽泛地给出了本公开内容的特征。本公开内容的附加特征将在 此后描述，其形成了本发明权利要求的主题。本领域技术人员应当理解，可以容易地使用所公开的构思和具体实施方式
，作为修改和设计其他结构或者过程的基础，以便执行与本发 明相同的目的。本领域技术人员还应当理解，这些等同结构没有脱离所附权利要求书中记 载的本发明的主旨和范围。


为了更完整地理解本公开以及其优点，现在结合附图参考以下描述，其中
图1示出了一种传统的音频放大电路10 ；
图2示出了图1的运算放大器11的一个示例性输出级；
图3示出了根据本发明的电路的一个实施例的方框图4示出了图3的电路300的一个示例性的电路图5示出了图3的电路300的另一个示例性的电路图6示出了根据本发明的电路的另一个实施例的方框图7示出了图6的电路600的一个示例性的电路图8和9示出了图7的电路的示例性的运行。
除非指明，否则不同附图中的相应标记和符号一般表示相应的部分。绘制附图是 为了清晰地示出本公开内容的实施方式的有关方面，而未必是按照比例绘制的。为了更为 清晰地示出某些实施方式，在附图标记之后可能跟随有字母，其指示相同结构、材料或者过 程步骤的变形。
具体实施方式
下面详细讨论实施例的实施和使用。然而，应当理解，所讨论的具体实施例仅仅示 范性地说明实施和使用本发明的特定方式，而非限制本发明的范围。
图3示出了根据本发明的电路的一个实施例的方框图。在该实施例中，电路300 用于放大信号，例如音频信号。在一些实施例中，电路300可以用于,例如，电视机、手机或 者其他电子产品并且由相应的电源供电。
如图3所示，电路300包括第一电路模块301和第二电路模块302。
第一电路模块301具有第一输入节点303、第二输入节点304和输出节点305。第 一电路模块301配置成在第一输入节点303接收输入信号并且在输出节点305生成放大信 号。在该例子中，第一电路模块301可以是具有倒相节点和非倒相节点的集成的运算放大 器。应当理解，第一电路模块301可以是差动放大器或者其他放大设备。此外，第一电路模 块301可以由单电源或者对称电源供电。
第二电路模块302耦接于第一电路模块301的输出节点305和参考电位线306之 间。参考电位线306耦接至，例如，地或者其他电位。第二电路模块302配置成响应于第一 控制信号从输出节点305吸收电流。在一个例子中，第二电路模块302具有控制节点307， 其配置成接收第一控制信号。
在实际应用中，第一电路模块301的输出节点305通常耦接至负载308，从而在输 出节点305生成的放大信号可以产生经过负载308流向参考电位线的电流。在该例子中， 负载308是扬声器，流过其中的电流产生声音。当第一电路模块301正常工作时，第一控制 信号处于第一态，其使得第二电路模块302被禁用。由此，第二电路模块302被禁止吸收流过输出节点305的电流，并且放大信号可以如预期的那样被提供给负载308。当第一电路模块301的电源明显波动时,第一控制信号位于不同于第一态的第二态,其使得第二电路模块302被启用。结果是，第二电路模块302从输出节点305吸收或者抽取电流。换言之，负载308被第二电路模块302旁路。本领域的技术人员理解，当波动电流流过扬声器时其产生声音。由于响应于位于第二态的该第一控制信号，来自输出节点305的波动电流被第二电流模块302吸收或者抽取，因此没有波动电流流过负载308，从而阻止了负载308产生声曰
以电路300是具有图2所示的输出级的集成运放为例。当差动电流Idiff，例如以电流尖峰的形式，由于正电源+Vsupply的上升沿而引入电路300，第二电路模块302响应于位于第二态的第一控制信号而打开。从而，差动电流Idiff被从负载308分流，阻止电阻308生成任何噪声。结果是，电路300相对于传统的放大电路具有提高的噪声性能。
图4示出了图3的电路300的一个示例性的电路。如图4所示，电路400包括第一电路模块和第二电路模块。
具体地，第一电路模块包括第一运算放大器401，其具有倒相节点403、非倒相节点404和输出节点405。倒相节点403配置成经由电容411和第一电阻412接收输入信号， 其中电容411和第一电阻412串联。倒相节点403还经由第二电阻413耦接至输出节点 405。第一电路模块的放大增益由第一电阻412和第二电阻413的阻值比例决定。
第二电路模块包括第一导电类型的第一 MOS晶体管402。第一 MOS晶体管402的栅耦接至第一控制信号，第一 MOS晶体管402的源耦接至参考电位线406，第一 MOS晶体管 402的漏耦接至输出节点405。第一 MOS晶体管402配置成响应于第一控制信号而运行。具体地，当第一 MOS晶体管402的栅接收使其关闭的处于第一态的第一控制信号时，第一 MOS 晶体管402作用为高阻抗电阻，并且其不会影响输出节点405的放大信号的输出。然而，当第一 MOS晶体管402的栅接收使其打开的处于第二态的第一控制信号时，第一 MOS晶体管 402作用为低阻抗电阻，其直接耦接输出节点405至参考电位线406。因此，来自输出节点 405的电·流被从负载408分流。
第一 MOS晶体管402还包括反向耦接在输出节点和参考电位线之间的体二极管， 从而该体二极管在第一 MOS晶体管402被关闭时阻止来自输出节点405的电流流过第一 MOS晶体管402。在图4的实施例中，第一 MOS晶体管402是NMOS晶体管。在此条件下，当第二电路模块关闭时没有电流流过，从而在输出节点405的放大信号可以无损地提供给负载 408。
图5示出了图3的电路300的另一个示例性的电路。
如图5所不,第二电路模块包括第一导电类型的第一MOS晶体管502a和第二导电类型的第二 MOS晶体管502b，晶体管502a和晶体管502b串联耦接在第一电路模块的输出节点505和参考电位线506之间。第二 MOS晶体管502b的栅耦接到第一控制信号的反相信号。第二 MOS晶体管响应于第一控制信号的反相信号与第一 MOS晶体管502a同时开关。 此外，第二 MOS晶体管502b的体二极管与第一 MOS晶体管502a的体二极管对接，从而当 MOS晶体管502a和502b关闭时其体二极管阻止彼此导通。在图5的例子中，第一 MOS晶体管502a是NMOS晶体管，第二 MOS晶体管502b是PMOS晶体管。
仍参考图4,在一个实施例中，第一电路模块401还包括稱接在第一输入节点403和第二输入节点404之间的开关414。开关414配置成响应于第二控制信号而运行。在运 行中，当第二控制信号处于第一态时，开关关断，从而该开关不会影响第一电路模块401的 运行。当第二控制信号处于第二态时，开关414导通并且输入节点403被耦接到输入节点 404，从而第一电路模块401的输入节点之间没有电压差。因此，在输出节点405没有放大 信号，并且耦接到输出节点405的负载408不会发出声音。由此，电路400被静音。
应当理解，开关414是可选的而非必需的。开关414可以用于进一步降低噪声或 其他目的。
在一个例子中，第二控制信号和第一控制信号的逻辑态相同。在此情形下，开关 414和第二电路模块402配置成响应于相同的控制信号而运行。在运行中，当第一控制信 号处于第二态时，MOS晶体管402导通,从而将电流从负载408分流。同时，开关414也导 通，其进一步确保没有波动电流流过负载408。优选地，开关414包括MOS晶体管。该MOS 晶体管配置成使得在其关断时其体二极管阻止电流从第一输入节点403流到第二输入节 点404。这种配置进一步提高了电路400的噪声抑制性能。
在另一个例子中，第二控制信号可以是用户使能或者禁止的。如果需要，例如，当 用户接听电话时，他可以使能该第二控制信号以使扬声器静音。
图6示出了根据本发明的电路600的另一个实施例的方框图。
如图6所示，电路600包括第一电路模块601，第二电路模块602，控制器603和耦 接器604。
第一电路模块601具有第一输入节点605，第二输入节点606和输出节点607。第 一电路模块601配置成在第一输入节点605接收输入信号并且在输出节点607生成放大信号。
第二电路模块602耦接在输出节点607和参考电位线608之间。第二电路模块 602配置成响应于第一控制信号从输出节点607吸收电流。
耦接器604配置成响应于控制器603的输出将第一电路模块601的输出节点607 耦接至参考电位线608。在该实施例中，耦接器604包括耦接在输出节点607和参考电位 线608之间的电压跟随器。优选地，耦接器604包括第二运算放大器，其具有倒相节点、非 倒相节点和输出节点。第二运算放大器的非倒相节点耦接到参考电位线608，第二运算放大 器的倒相节点和输出节点耦接到第一电路模块601的输出节点。
在运行中，耦接器604响应于控制器603的输出而使得电路600运行于静音或者 非静音模式。具体地，当控制器603的输出处于第一态时，耦接器604关断，从而电路600 运行于非静音模式。于是在输出节点607生成的放大信号能够提供给负载610。当控制器 603的输出处于第二态,I禹接器604导通,从而电路600运行于静音模式。于是输出节点607 被直接连接到参考电位线608。因此，负载610不能发出声音。
在一个实施例中，控制器603配置成生成互补的第一偏置电流和第二偏置电流。 第一电路模块601包括第一放大器,其输入偏置电流是第一偏置电流的镜像电流。稱接器 604包括第二放大器，其输入偏置电流是第二偏置电流的镜像电流。因为第一偏置电流和第 二偏置电流是互补的，第一电路模块601响应于第一偏置电流处于低幅值而倾向于关断, 而耦接器604响应于第二偏置电流处于高幅值而倾向于导通；反之，当第一电路模块601响 应于第一偏置电流处于高幅值而倾向于导通，稱接器604响应于第二偏置电流处于低幅值而倾向于关断。
具体地，当控制器603的输出处于第一态时,第一偏置电流处于高幅值,第二偏置 电流处于低幅值。结果，第一电路模块601导通，耦接器604关断。在此情形，第一电路模 块601放大在第一输入节点605接收的输入信号并且在输出节点607生成放大信号。当控 制器603的输出处于第二态，第一偏置电流处于低幅值，第二偏置电流处于高幅值。结果， 第一电路模块601倾向于关断，耦接器604倾向于导通。在此情形，输出节点607的电压被 逐步地“短接”到参考电位线608。
图7示出了图6的电路600的一个示例性的电路图。
如图7所示，电路包括第一电路模块，第二电路模块，控制器和耦接器。
第一电路模块包括第一运算放大器701,其具有第一输入节点702、第二输入节点 703和输出节点704。第一输入节点702配置成通过串联的第一电容705和第一电阻706 接收输入信号。第一输入节点702还通过第二电阻707耦接至输出节点704。第二输入节 点703耦接至参考电位线708。在一个例子中，第一运算放大器701由正电源+Vsupply和负VsUpp]_y 供电。
在一个实施例中，第一运算放大器701配置成接收第一偏置电流Ibiasl，从而第一 运算放大器701的运行可以被相应地控制。具体地，第一偏置电流Ibiasl配置成提供给第一 运算放大器701，从而第一运算放大器701的开环增益响应于第一偏置电流Ibiasl而变化。 电源控制信号Vsigp配置成接通或者关断第一运算放大器701的输出级，如以下将讨论的。 此外，第一电路模块还包括第三MOS晶体管751，耦接在第一输入节点702和第二输入节点 703之间，其配置成响应于第一控制信号Vsigl而运行。
第二电路模块包括第一导电类型的第一 MOS晶体管709和第二导电类型的第二 MOS晶体管710，晶体管709和晶体管710串联耦接在输出节点704和参考电位线708之间。 第一 MOS晶体管709的栅耦接到第一控制信号Vsigl，第二 MOS晶体管710的栅通过电平移 位器711耦接到第一控制信号Vsigl。电平移位器711配置成改变第一控制信号Vsigl的幅值 同时使第一控制信号Vsigl反相。从而,第一 MOS晶体管709和第二 MOS晶体管710同时导 通和关断。在图7的例子中，第一 MOS晶体管709是NMOS晶体管，第二 MOS晶体管710是 PMOS晶体管。优选地，第二 MOS晶体管710是漂移晶体管，具有较高的动态输出范围。
耦接器包括第二运算放大器712，其具有倒相节点713、非倒相节点714和输出节 点715。非倒相节点714耦接到参考电位线708，第二运放712的倒相节点713和输出节点 715耦接到第一运放701的输出节点704。因此当第二运放712导通时输出节点715可以 耦接到参考电位线708。在该实施例中，第二运放712配置成接收第二偏置电流Ibias2，其配 置成提供给第二运放712从而第二运放712的开环增益响应于第二偏置电流Ibias2而改变。 此外，第二偏置电流IMaS2与第一偏置电流IMasi互补，即第二偏置电流IMaS2与第一偏置电 流Ibiasl的和为常数。
控制器包括第一比较器716,其具有第一输入节点717、第二输入节点718、第一输 出节点719和第二输出节点720。第一比较器716配置成比较在输入节点717和718之间 的电压差，并且根据比较的结果在第一输出节点719生成第一偏置电流Ibiasl、在第二输出 节点720生成第二偏置电流Ibias2。具体地，第一比较器716配置成接收第一参考信号VMfl 和计时信号Vtim。当第一参考信号VMfl超过计时信号Vtim,第一比较器716将生成大于第二偏置电流Ibias2的第一偏置电流Ibiasl。当计时信号Vtim超过第一参考信号Vrafl,第一比较器 716将生成大于第一偏置电流Ibiasl的第二偏置电流Ibias2。此外，第一和第二偏置电流之间 的差值与第一参考信号VMfl和计时信号Vtim之间的电压差成比例。
在图7的实施例中，第一比较器716包括电压源721、第五MOS晶体管722、第四 MOS晶体管723、第一电流镜724和第二电流镜725。第五和第四MOS晶体管722和723耦 接至彼此形成差分输入级，其中，第五MOS晶体管722的栅配置成接收第一参考信号VMfl， 第四MOS晶体管723的栅配置成接收计时信号Vtim。第五MOS晶体管722的源和第四MOS 晶体管723的源耦接到电流源721，从而差分输入级可以被电流源721偏置。应当理解，第 一输出电流可以在第五MOS晶体管722的漏生成，第二输出电流可以在第四MOS晶体管723 的漏生成。第一和第二输出电流分别被第一和第二电流镜724和725镜像，从而可以得到 互补的第一和第二偏置电流Ibiasl和Ibias2。如前所述的，第一和第二偏置电流Ibiasl和Ibias2 被提供给第一和第二运算放大器701和712。
控制器还包括第二比较器726，其配置成生成第一控制信号Vsigl。具体地，第二比 较器726具有第一输入节点727、第二输入节点728和输出节点729，其中，第一输入节点 727配置成接收计时信号Vtim，第二输入节点728配置成接收第二参考信号VMf2。输出节点 729经由第一反相器731耦接到与门730。与门730还通过第二反相器732接收静音控制 信号Vmute。第一控制信号Vsigl在与门730的输出节点生成，并且提供给第一 MOS晶体管709 和第二 MOS晶体管710。
该电路还包括参考模块，其配置成接收电源控制信号Vsigp和静音控制信号Vmute,以 根据电源控制信号Vsigp和静音控制信号Vmute生成第一参考信号Vm1、第二参考信号Vraf2和 计时信号Vtim。
在该实施例中，参考模块包括耦接在正电源+Vsupply和参考电位线708之间的第一 路径733和第二路径734。
具体地，第一路径733具有串联的第八MOS晶体管735，第三电阻736，第四电阻 737和第五电阻738。第三电阻736和第四电阻737之间的第一公共节点739通过第二电 容740耦接到参考电位线708。计时信号Vtim是第二电容740上的电压。第一公共节点739 还耦接到第一比较器716的第二输入节点718以及第二比较器726的第一输入节点727，以 提供计时信号Vtim。第四电阻737和第五电阻738之间的第二公共节点741经由第六MOS 晶体管742耦接到参考电位线708，其中，第六MOS晶体管742的栅配置成经由第二反相器 732接收静音控制信号Vmute。此外，第八MOS晶体管735的栅配置成经由与非门743接收电 源控制信号Vsigp和静音控制信号Vmute。第一路径733响应于电源控制信号Vsigp和静音控制 信号Vmute的组合而运行。
第二路径734包括串联的第七MOS晶体管744，第八电阻745，第九电阻746和第十 电阻747。第八电阻745和第九电阻746之间的第三公共节点748耦接到第一比较器716 的第一输入节点717以提供第一参考信号VMfl。第九电阻746和第十电阻747之间的第四 公共节点749耦接至第二比较器726的第二输入节点728以提供第二参考信号VMf2。第七 MOS晶体管744的栅配置成经由第三反相器750接收电源控制信号Vsigp。
从上述，该电路可以响应于电源控制信号Vsigp和静音控制信号Vmute运行于不同的 模式。以下描述图7的电路的运行过程。
当电源控制信号Vsigp和静音控制信号Vmute处于第一态时,例如，电源控制信号Vsigp 为“0”，静音控制信号Vmute为“0”，该电路运行于关断模式。
在关断模式，第八MOS晶体管735和第六MOS晶体管742关断，其使得第一路径 733和第二路径734打开。因此，第一公共节点739、第四公共节点749被耦接到参考电位 线708，从而计时信号Vtim和第二参考信号VMf2为“O”。因此，第二比较器726的输出节点 729的电压为“0”，因此与门730的第一控制信号Vsigl为“1”，其使得第一 MOS晶体管709、 第二 MOS晶体管710和第三MOS晶体管751导通。以此方式，当由正电源+Vsupply的波动导 致的图2所示的差动电流产生时，第一 MOS晶体管709和第二 MOS晶体管710提供使得该 差动电流从输出节点704被吸收至参考电位线708的路径。此外，因为第三MOS晶体管751 导通，第一运放701的第一输入节点703和第二输入节点704被耦接在一起，从而第一运放 701被阻止放大输入节点703和704的任何噪声。结果是，该电路具有相比于图1的电路 10的较好的噪声抑制特性。
当电源控制信号Vsigp处于第二态,静音控制信号Vmute处于第一态时,例如，电源控 制信号Vsigp为“1”，静音控制信号Vmute为“0”，电路运行于静音模式。
在静音模式，第八MOS晶体管735关断，其使得第一路径733打开。第六MOS晶体 管742导通，其使得第二路径734闭合。因此，第一公共节点739仍耦接至参考电位线708， 第四公共节点749耦接在正电源+Vsupply和参考电位线708之间，从而计时信号Vtim低于第 一参考信号VMfl和第二参考信号vraf2。因此，第一偏置电流Ibiasl低于第二偏置电流IbiaS2。 结果是，第一运放701倾向于关断，第二运放712倾向于导通。也就是说，第二运放712对 输出节点704的影响更大，从而输出节点704的电压被拉低到地。因此扬声器752被静音。 此外，当计时信号Vtim低于第二参考信号VMf2时，第二比较器726的输出节点729为“0”，并 且与门730的输出节点的第一控制信号Vsigl为“1”，其使得第一 MOS晶体管709、第二 MOS 晶体管710和第三MOS晶体管751导通。
当电源控制信号Vsigp和静音控制信号Vmute都处于第二态时，例如，电源控制信号 Vsigp为“I”，静音控制信号为“1”，电路运行于非静音模式。
在非静音模式，第八MOS晶体管735和第七MOS晶体管744导通，其使得第一路径 733和第二路径734闭合。因此，第二耦接在第一公共节点739和参考电位线708之间的第 二电容740被充电，从而第一公共节点739的计时信号Vtim逐渐增加。如本领域技术人员 理解的，当栅压，即计时信号Vtim，增加时，第四MOS晶体管723的跨导变大。以此方式，第一 偏置电流Ibiasl逐渐增加，而第二偏置电流Ibias2逐渐降低。结果是，第一运放701倾向于导 通，第二运放712倾向于关断。换言之，当计时信号Vtim逐渐增加时，第一运放701对输出 节点704的电压有更大影响，并且扬声器752逐渐不再静音，从而当放大器从静音模式转换 到非静音模式时，噪音被消除或者至少部分地减轻。
应当理解，第二电容740的充电可以通过调节电阻736、737和738的阻值而设定。 在该实施例中，阈值电压被预设为大于第一参考信号VMfl。此外，一旦静音控制信号Vmut/变 为“1”，第一控制信号保持为“0”，其使得第一 MOS晶体管709、第二 MOS晶体管710和第三 MOS晶体管751保持关断。
图8和9示出了图7的电路的示例性的运行。
如图8所示，电路响应于静音控制信号Vmute从静音模式转换到非静音模式。具体地，在第一时刻Tl，静音控制信号Vmute从“0”变为“1”，其使得第二电容逐渐被充电。因此， 第二电容上的计时信号Vtim逐渐增加。在第二时刻T2，计时信号Vtim超过第二参考信号VMf2， 从而在第二比较器的输出节点的电压相应地改变。然而，由于计时信号Vtim仍低于第一参 考信号VMfl，第一比较器的输出仍保持以提供低幅值的第一偏置电流Ibiasl。因此，第一运算 放大器仍然关断，其输出节点没有放大信号。在第三时刻T3，计时信号Vtim超过第一参考信 号VMfl，从而用于偏置第一运放的第一偏置电流Ibiasl逐渐增加。以此方式，第一运放被逐 渐导通以生成放大信号，从而噪声被消除或者至少部分地减轻。
如图9所示，电路响应于静音控制信号Vmute从非静音模式运行至静音模式。具体 地，在第四时刻T4之前，以类似于结合图8描述的运行方式，该电路响应于静音控制信号 Vmute从静音模式切换到非静音模式，因此其细节不再重述。在时刻T4，当静音控制信号Vmute 从“I”切换到“0”，由于第二电容放电，计时信号Vtim开始逐渐降低。在时刻T5，计时信号 Vtiffl降低到低于第一参考信号VMfl，其使得第一偏置电流逐渐降低。因此第一运放逐渐关 断，使得噪声被消除或者至少减轻。
在本公开中，为示范目的，电路实施例的运作参照方法实施例描述。然而，应该理 解本公开中电路的运作和方法的实现互相独立。也就是说，所公开的电路实施例可以依照 其他方法运作，所公开的方法实施例可以通过其他电路实现。
本领域技术人员还将容易地理解的是，材料和方法可以变化，同时仍然处于本发 明的范围之内。还应理解的是，除了用来示出实施方式的具体上下文之外，本发明提供了多 种可应用的创造性构思。因此，所附权利要求意在将这些过程、机器、制品、组合物、装置、方 法或者步骤包括在其范围之内。
权利要求
1.一种电路,包括 第一电路模块，其具有第一输入节点、第二输入节点和输出节点，其中所述第一电路模块配置成在所述第一输入节点接收输入信号并且在所述输出节点生成放大信号；以及 第二电路模块，其耦接于参考电位线和所述输出节点之间，配置成响应于第一控制信号从所述输出节点吸收电流。
2.根据权利要求1所述的电路，其特征在于，所述第二电路模块包括第一导电类型的第一 MOS晶体管，所述第一 MOS晶体管的栅极配置成接收所述第一控制信号，所述第一 MOS晶体管的体二极管反向耦接于所述输出节点和所述参考电位线之间。
3.根据权利要求2所述的电路，其特征在于，所述第二电路模块还包括第二导电类型的第二 MOS晶体管，其与所述第一 MOS晶体管串联，所述第二 MOS晶体管的栅极配置成接收所述第一控制信号的反相信号，以及其中所述第二 MOS晶体管的体二极管与所述第一 MOS晶体管的所述体二极管对接。
4.根据权利要求1所述的电路，其特征在于，所述第一电路模块还包括耦接于所述第一输入节点和所述第二输入节点之间的开关，以及其中所述开关配置成响应于第二控制信号而运行。
5.根据权利要求4所述的电路，其特征在于，所述第二控制信号与所述第一控制信号的逻辑态相同。
6.根据权利要求5所述的电路，其特征在于，所述开关包括第三MOS晶体管，所述第三MOS晶体管的体二极管反向耦接于所述第一输入节点和所述第二输入节点之间。
7.根据权利要求1至6中任一项所述的电路，其特征在于，还包括 控制器；以及 耦接器，其配置成响应于所述控制器的输出而将所述第一电路模块的所述输出节点耦接至所述参考电位线。
8.根据权利要求7所述的电路，其特征在于，所述控制器配置成生成互补的第一偏置电流和第二偏置电流，以及其中，所述第一电路模块包括第一放大器，所述第一放大器的输入偏置电流是所述第一偏置电流的镜像电流，所述耦接器包括第二放大器，所述第二放大器的输入偏置电流是所述第二偏置电流的镜像电流。
9.根据权利要求8所述的电路，其特征在于，所述控制器包括 电流源，其配置成提供恒定电流； 第四MOS晶体管，与所述电流源耦接，具有栅、源和漏，由可变电压偏置以传导所述第一偏置电流；以及 第五MOS晶体管，与所述电流源耦接，具有栅、源和漏，由固定电压偏置以传导所述第二偏置电流。
10.根据权利要求9所述的电路，其特征在于，所述可变电压包括耦接于所述第四晶体管的栅和所述参考电位线之间的RC网络的输出。
11.一种放大电路,包括如权利要求1-10中任一项所述的电路。
全文摘要
本发明涉及一种电路和一种放大电路。该电路包括第一电路模块，其具有第一输入节点、第二输入节点和输出节点，其中所述第一电路模块配置成在所述第一输入节点接收输入信号并且在所述输出节点生成放大信号；以及第二电路模块，其耦接于参考电位线和所述输出节点之间，配置成响应于第一控制信号从所述输出节点吸收电流。
文档编号H03F3/45GK103001594SQ20111028106
公开日2013年3月27日 申请日期2011年9月16日 优先权日2011年9月16日
发明者林鸿武 申请人:意法半导体研发(深圳)有限公司