专利名称：电压开关电路的制作方法
技术领域：
本发明是有关于一种电压开关电路，且特别是有关于一种利用PMOS晶体管来承受高电压应力(voltage stress)的电压开关电路。
背景技术：
请参照图1,其所绘示为已知存储器中解码电路模块(decode circuit module)示意图。解码电路模块中包括一高压解码切换系统(HV decode switch system) 110、与一低压解码切换系统(LV decode switch system) 150。高压解码切换系统110中包括一电压开关电路120、一第一电压开关电路组130、以及一解码单元140。电压开关电路120根据控制信号(EN)，选择性地输出第一电压(HV)或者第二电压(MV)作为解码单元140的输入电压(VPP)。再者，第一电压开关电路组130中包括N个电压开关电路，其电路结构相同于上述电压开关电路120。第一电压开关电路组130受控于N位的地址信号A〈N-1:0>，并且根据N位的地址信号A〈N-1: 0>，产生N位的高电压解码信号HVDEC〈N-1: 0>并输入解码单元140。举例来说，假设第N-1位的地址信号A[N_1]为低电平(L)时，第N_1位的高电压解码信号HVDEC[N-1]即为第一电压(HV);反之，假设第N-1位的地址信号A[N_1]为高电平⑶时，第N-1位的高电压解码信号HVDEC[N-1]即为第二电压(MV)。同理，第一电压开关电路组130中其它的电压开关的操作原理皆相同，不再赘述。解码单元140接收输入电压(VPP)以及N位的高电压解码信号HVDEC〈N_1: 0>后，会在2N个阵列总线信号线Array_bUS〈2N-l:0>上产生不同的状态，亦即，开启状态(ON)或者关闭状态(OFF)。基本上，解码单元140的操作原理并非本发明的重点，因此其内部电路以及操作原理将予以省略。再者，低压解码切换系统150中包括第二电压开关电路组160。第二电压开关电路组160中包括2Nf电压开关电路，其输出端各别连接至2N个阵列总线信号线Array_bus<2N-l:0>上。且第二电压开关电路组160受控于N位的地址信号A〈N-1:0>以及读取信号Read。其操作原理介绍如下:以第(2n_1)条阵列总线信号线Array_bUS[2N-l]为例，当解码单元140控制第(2N-1)条阵列总线信号线Array_buS[2N-l]为开启状态(ON)时，第(2N_1)条阵列总线信号线Array_bUS[2N-l]上的电压即为输入电压(VPP)，此时第二电压开关电路组160会提供浮接状态(floating)至第(2N_1)条阵列总线信号线Array_bus [2N_1]。再者，当解码单元140控制第(2n-1)条阵列总线信号线Array_buS[2N-l]为关闭状态(OFF)时，第(2N_1)条阵列总线信号线Array_buS[2N-l]上的电压会由第二电压开关电路组160所提供，其根据地址信号A〈N-1:0>以及读取信号(read)，可能在第(2N_1)条阵列总线信号线Array_bUS[2N_1]上提供OV或者读取电压(VR)。同理，其它阵列总线信号线的操作原理接相同，不再赘述。在逻辑电路的制程领域中，高出逻辑电位2至3倍以上的电压即可视为高电压。举例来说，假设逻辑电平为2.5V时，高于7V以上的电压即可视为高电压；逻辑电平为3.3V时，高于9V以上的电压即可视为高电压；逻辑电平为5V时，高于18V以上的电压即可视为
高电压。以图1中存储器中解码电路模块为例，其逻辑电平为5V，第一电压(HV)为18V，第二电压(MV)为IOV。也就是说，在高电压解码切换系统110中，电压开关电路120以及第一开关电路组130接会连接至高电压(第一电压HV);同理，第二电压开关电路组160中的电压开关电路在特定状态时，也会接收高电压(第一电压HV)。一般来说，当逻辑电路在运作过程中会接收到高电压(HV)时，此逻辑电路将无法兼容于传统的逻辑电路制程，并且需要利用特殊电路制程来完成，因此逻辑电路设计会较复杂且制作成本会提高。换句话说，图1中的电压开关电路无法利用现有的逻辑电路制程来完成，其需要用特别的电路制程才可以完成，因此会提高制作成本。因此，利用兼容于逻辑电路制程来制造电压开关电路即为本发明所欲达成的目的。
发明内容
本发明的目的是提出一种电压开关电路，该电压开关电路中利用低掺杂(LightlyDoped)PMOS晶体管来承受高电压应力，而低掺杂(Lightly Doped)PMOS晶体管兼容于逻辑电路制程，因此电压开关电路可在逻辑电路制程下来完成。本发明是有关于一种电压开关电路，包括一输出电路，包括一第一 PMOS晶体管，源极与体极连接至一高电压源，漏极连接至该电压开关电路的反相输出端，栅极连接至该电压开关电路的输出端；以及，一第二 PMOS晶体管，源极与体极连接至该高电压源，漏极连接至该电压开关电路的输出端、栅极连接至该电压开关电路的反相输出端；一第一压降控制电路，包括一第三PMOS晶体管，体极连接至该高电压源，源极连接至该反相输出端，漏极连接至一节点e，栅极连接至一参考电压源；以及，一第四PMOS晶体管，体极连接至该高电压源，源极连接至该输出端，漏极连接至一节点f，栅极连接至该参考电压源；一第二压降控制电路，包括一第一 NMOS晶体管、一第二 NMOS晶体管、一第一偏压控制电路与一第二偏压控制电路；其中，该第一 NMOS晶体管的漏极连接至该节点e与该第一偏压控制电路的控制端，栅极连接至该第一偏压控制电路的输出端，体极与源极连接至一节点c ;以及，该第二 NMOS晶体管，漏极连接至该节点f以及该第二偏压控制电路的控制端，栅极连接至该第二偏压控制电路的输出端，体极与源极连接至一节点d ;—第三压降控制电路，包括一第三NMOS晶体管，漏极连接至该节点C、栅极连接至一逻辑电压源、体极与源极连接至一节点a ；以及，一第四NMOS晶体管，漏极连接至该节点d、栅极连接至该逻辑电压源、体极与源极连接至一节点b ；以及一输入电路，包括一第五NMOS晶体管，一第六NMOS晶体管，一第三偏压控制电路，与一第四偏压控制电路；其中，该第五NMOS晶体管，漏极连接至该节点a以及该第三偏压控制电路的输出端，栅极连接至该电压开关电路的输入端，体极与源极连接至一接地端；以及，第六NMOS晶体管，漏极连接至该节点b以及该第四偏压控制电路的输出端，栅极连接至该电压开关电路的反相输入端，体极与源极连接至该接地端。本发明是有关于一种电压开关电路，该电压开关电路的输出端连接至一总线信号线且该总线信号线可由一控制电路选择性地提供一输入电压，包括一第一 NMOS晶体管，漏极连接至电压开关电路的输出端，源极与体极连接至一节点b ;—第一偏压控制电路，该第一偏压控制电路的控制端连接至该电压开关电路的输出端，该第一偏压控制电路的输入端连接至该电压开关电路的输入端，该第一偏压控制电路的输出端连接至该第一 NMOS晶体管栅极；一第二 NMOS晶体管，漏极连接至该节点b、栅极连接至一逻辑电压源、源极与体极连接至一节点a ;—第二偏压控制电路，该第二偏压控制电路的控制端连接至该电压开关电路的输入端，该第二偏压控制电路的输入端选择性地连接至该逻辑电压源以及一读取电压源，该第二偏压控制电路的输出端连接至该节点a ；以及一第三NMOS晶体管，漏极连接至该节点a、栅极连接至该电压开关电路的输入端、源极与体极连接至一接地端。本发明是有关于一种电压开关电路，具有一第一压降路径，包括一节点a,以及,一第二压降路径具有一节点b，该电压开关电路还包括:一输出电路，连接于一高电压源，并具有一第一输出端连接于该第一压降路径与一第二输出端连接于该第二压降路径；多个压降控制电路、连接于该第一输出端与该节点a之间以及连接于该第二输出端与该节点b之间；一输入电路，连接于该节点a与该节点b,且该输入电路具有一第一输入端以及一第二输入端；其中，当该第一输入端接收一高逻辑电平且该第二输入端接收一低逻辑电平时，该节点a的电压等于一接地端, 该第一输出端产生一中电压电平,该节点b产生该高逻辑电平，该第二输出端产生该高电压源的电压，其中，该高电压源的电压大于该中电压电平，该中电压电平大于该高逻辑电平。为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1所绘示为已知存储器中解码电路模块示意图。图2A所绘示为本发明电压开关电路的具体实施例。图2B所绘示为本发明电压开关电路的偏压示意图。图3A所绘示为本发明另一电压开关电路示意图。图3B至图3D所绘示为电压开关电路在各种状态下的偏压示意图。[主要元件标号说明]110:闻压解码切换系统120:电压开关电路130:第一电压开关电路组140:解码单元150:低压解码切换系统160:第二电压开关电路组210:输出电路220:第一压降电路230:第二压降电路232:第一偏压电路234:第二偏压电路240:第三压降电路250:输入电路252:第三偏压电路254:第四偏压电路310:第一偏压电路320:第二偏压电路340:解码单元
具体实施例方式现今的半导体制造商中已经可以在标准逻辑制程中提供一种耐高压的低掺杂(Lightly Doped)PMOS晶体管。换句话说，此种低掺杂PMOS晶体管可以抵抗高电压应力，并且兼容于现今的标准逻辑制程。因此，本发明即利用低掺杂PMOS晶体管来设计一电压开关电路。也就是说，在本发明的电压开关电路中，仅低掺杂PMOS晶体管会遭遇高电压应力，而其它晶体管将不会遭遇高电压应力。请参照图2A，其所绘示为本发明电压开关电路的具体实施例。电压开关电路包括一输出电路210、第一压降控制电路(voltage drop control circuit) 220、第二压降控制电路230、第三压降控制电路240、以及一输入电路250。其中，高电压源(HV)大于参考电压源(Vref)，参考电压源(Vref)大于逻辑电压源(VDD)。输出电路210包括一第一 PMOS晶体管对(PMOS transistor pair)，其中，第一PMOS晶体管pi源极(source)与体极(body)连接至高电压源(HV),漏极(drain)连接至反相输出端(OUTB)，栅极(gate)连接至输出端(OUT);第二 PMOS晶体管p2源极与体极连接至高电压源(HV)，漏极连接至输出端(OUT)、栅极连接至反相输出端(OUTB)。第一压降控制电路220包括一第二 PMOS晶体管对，其中，第三PMOS晶体管p3的体极连接至高电压源(HV)，源极连接至反相输出端(OUTB)，漏极连接至节点e，栅极连接至参考电压源(Vref);第四PMOS晶体管p4的体极连接至高电压源(HV)，源极连接至输出端(OUT)，漏极连接至节点f，栅极连接至参考电压源(Vref)。第二压降控制电路230包括一第一 NMOS晶体管对、一第一偏压控制电路232、与一第二偏压控制电路234。第一偏压控制电路232包括一第五PMOS晶体管p5与一第六PMOS晶体管p6。第五PMOS晶体管p5源极为第一偏压控制电路232的输入端并连接至节点b，栅极连接至参考电压(Vref)、体极与漏极相互连接并且作为第一偏压控制电路232的输出端；第六PMOS晶体管P6源极连接至逻辑电压源(VDD)，栅极为第一偏压控制电路232的控制端并连接至节点e，体极与漏极相互连接并且连接至第一偏压控制电路232的输出端。第二偏压控制电路234包括一第七PMOS晶体管p7与一第八PMOS晶体管p8。第七PMOS晶体管p7源极为第二偏压控制电路234的输入端并连接至节点a，栅极连接至参考电压(Vref)、体极与漏极相互连接并且作为第二偏压控制电路234的输出端；第八PMOS晶体管P8源极连接至逻辑电压源(VDD)，栅极为第二偏压控制电路234的控制端并连接至节点f，体极与漏极相互连接并且连接至第二偏压控制电路234的输出端。第一 NMOS晶体管对包括第一 NMOS晶体管nl与第二 NMOS晶体管n2。第一 NMOS晶体管nl的漏极连接至节点e以及第一偏压控制电路232的控制端，栅极连接至第一偏压控制电路232的输出端，体极与源极连接至节点c ;第二 NMOS晶体管n2的漏极连接至节点f以及第二偏压控制电路234的控制端，栅极连接至第二偏压控制电路234的输出端，体极与源极连接至节点d。第三压降控制电路240包括一第二 NMOS晶体管对，其中，第三NMOS晶体管n3的漏极连接至节点C、栅极连接至逻辑电压源(VDD)、体极与源极连接至节点a ;第四NMOS晶体管n4的漏极连接至节点d、栅极连接至逻辑电压源(VDD)、体极与源极连接至节点b。输入电路250包括一第三NMOS晶体管对、一第三偏压控制电路252、与一第四偏压控制电路254。第三偏压控制电路252包括一第九PMOS晶体管p9源极与体极为第三偏压控制电路252的输入端并连接至逻辑电压源(VDD)、栅极为第三偏压控制电路252的控制端并连接至输入端IN、漏极为第三偏压控制电路252的输出端并连接至节点a。第四偏压控制电路254包括一第十PMOS晶体管plO源极与体极为第四偏压控制电路254的输入端并连接至逻辑电压源(VDD)、栅极为第四偏压控制电路254的控制端并连接至反相输入端INB、漏极为第四偏压控制电路254的输出端并连接至节点b。第三NMOS晶体管对包括:第五NMOS晶体管n5与第六NMOS晶体管n6。第五NMOS晶体管n5的漏极连接至节点a以及第三偏压控制电路252的输出端，栅极连接至输入端(IN)，体极与源极连接至接地端；第六NMOS晶体管n6的漏极连接至节点b以及第四偏压控制电路254的输出端，栅极连接至反相输入端(INB)，体极与源极连接至接地端。请参照图2B，其所绘示为本发明电压开关电路的偏压示意图。其中，高电压源(HV)为18V，参考电压源(Vref)为9V，逻辑电压源(VDD)为6V。而由反向输出端(OUTB)至接地端之间形成一条压降路径，由输出端(OUT)至接地端之间形成另一条压降路径。以下详细介绍其操作流程。当输入端(IN)接收高逻辑电平(6V)以及反相输入端(INB)接收低逻辑电平(OV)时，输入电路250中的一第三偏压控制电路252不操作(inactivated)、一第四偏压控制电路254操作(activated)、第五NMOS晶体管n5开启(turn on)、第六NMOS晶体管n6关闭(turn off)，此时节点a的电压为OV (Va = 0V)，节点b的电压为6V(Vb = 6V)。由于节点a的电压为OV(Va = 0V)，节点b的电压为6V(Vb = 6V)，因此第三压降控制电路240中的第三NMOS晶体管n3开启，第四NMOS晶体管n4关闭。此时，节点c的电压为OV(Vc = 0V)，节点d的电压(Vd)需由第二压降控制电路230来决定。再者，由于节点b电压为6V(Vb = 6V)，节点c电压为OV(Vc = 0V)，第二压降控制电路230中的第一偏压控制电路232 (第六PMOS晶体管p6开启，第五PMOS晶体管p5关闭)的输出端会输出6V至第一 NMOS晶体管nl栅极(Vg = 6V)，使得第一 NMOS晶体管nl开启，而节点e的电压为OV (Ve = 0V)。当节点e的电压为OV (Ve = 0V)，且第一压降控制电路220中的第三PMOS晶体管P3以及第四PMOS晶体管p4栅极连接至9V的参考电压源(Vref)，因此会使得反相输出端(OUTB)电压，亦即第三PMOS晶体管P 3源极电压，为(9V+|AVp |)，其中Λ Vp为PMOS晶体管的临限电压(thre shold voltage)。接着，在输出电路210中，由于反相输出端(OUTB)电压为(9V+1 Λ Vp |)，因此，第二PMOS晶体管ρ2开启，输出端(OUT)电压等于高电源电压(HV)为18V，第一 PMOS晶体管pi关闭。由于输出端电压(OUT)为18V，将使得第一压降控制电路220中的第四PMOS晶体管P4开启，而节点f的电压为18V (Vf = 18V)。由于节点f的电压为18V(Vf = 18V)且节点a的电压为OV (Va = 0)，因此，第二偏压控制电路234中的第八PMOS晶体管p8关闭，使得第二偏压控制电路234的输出端产生(9V+1 Δ Vp I)的电压至第二 NMOS晶体管n2栅极(Vg = 9V+1 AVp |)，因此节点d的电压将维持在 9V(Vd = 9V)。由于本发明的电压开关电路为左右对称的电路，因此，当输入端(IN)为低逻辑电平(OV)且反相输入端(INB)为高逻辑电平(6V)时，所有的操作原理皆可以参照以上的描述，使得输出端(OUT)产生(9V+| AVp|)，反相输出端(OUTB)产生18V。
假设PMOS晶体管的临限电压AVp为(-1V)，则于输入端(IN)接收高逻辑电平(6V)时，输出端(OUT)可以产生高电压源(HV)的18V ;于输入端(IN)接收低逻辑电平(OV)时，输出端(OUT)可以产生IOV0当然，图2A中输入端(IN)与反相输入端(INB)可以对调，使输入端(IN)接收低逻辑电平(OV)时，输出端(OUT)可以产生高电压源(HV)的18V ;于输入端(IN)接收高逻辑电平(6V)时，输出端(OUT)可以产生10V。或者，图2A中输出端(OUT)与反相输出端(OUTB)可以对调，使输入端(IN)接收低逻辑电平(OV)时，输出端(OUT)可以产生高电压源(HV)的18V ;于输入端(IN)接收高逻辑电平(6V)时，输出端(OUT)可以产生10V。再者，由电压开关电路的偏压示意图中可知，第一至第八PMOS晶体管pi p8在特定的情况下会承受高电压应力，因此利用兼容于逻辑电路制程的低掺杂PMOS晶体管来完成第一至第八PMOS晶体管pi p8。因此，本发明的电压开关电路可利用逻辑电路制程完成，并可以降低成本以及设计电路的复杂度。利用本发明的偏压控制电路，也可以运用于已知第二电压开关电路组中的电压开关电路。清参照图3A，其所绘示为本发明另一电压开关电路示意图。其中，电压开关电路的输出端(OUT)连接至阵列总线信号线(Array-bus)，而解码单元340可以选择性地提供输入电压(VPP)至电压开关电路的输出端(OUT)。电压开关电路包括第一 NMOS晶体管nl、第二 NMOS晶体管n2、第三NMOS晶体管n3、第一偏压控制电路310、以及第二偏压控制电路320。第一偏压控制电路310包括一第一 PMOS晶体管pi与一第二 PMOS晶体管p2。第一 PMOS晶体管pi源极为第一偏压控制电路310的输入端并连接电压开关电路的输入端(IN)，栅极连接至参考电压(Vref)、体极与漏极相互连接并且作为第一偏压控制电路310的输出端；第二 PMOS晶体管p2源极连接至逻辑电压源(VDD)，栅极为第一偏压控制电路310的控制端并连接至电压开关电路的输出端(0UT)，体极与漏极相互连接并且连接至第一偏压控制电路310的输出端。第一NMOS晶体管nl漏极连接至电压开关电路的输出端(0UT)，栅极连接至第一偏压控制电路310的输出端，源极与体极连接至节点b。第二 NMOS晶体管n2漏极连接至节点b、栅极连接至逻辑电压源(VDD)、源极与体极连接至节点a。第二偏压控制电路320包括一第三PMOS晶体管p3源极与体极为第二偏压控制电路320的输入端并选择性地连接至逻辑电压源(VDD)或者读取电压源(VR)、栅极为第二偏压控制电路320的控制端并连接至电压开关电路的输入端(NB)、漏极为第二偏压控制电路320的输出端并连接至节点a。第三NMOS晶体管n3漏极连接至节点a、栅极连接至电压开关电路的输入端(NB)、源极与体极连接至接地端。请参照图3B至图3D，其所绘示为电压开关电路在各种状态下的偏压示意图。其中，解码单元340提供的输入电压(VPP)为18V，参考电压源(Vref)为9V，逻辑电压源(VDD)为6V、读取电压源(VR)为1.8V。以下详细介绍其操作流程。如图3B所示，在第一状态时，解码单元340提供的18V输入电压(VPP)至电压开关电路的输出端(OUT)且输入端(IN)为低逻辑电平(OV)时，第二偏压控制电路320操作(activated)、第三NMOS晶体管n3关闭，此时节点a的电压为6V(Va = 6V)。由于节点a的电压为6V (Va = 6V)，第二 NMOS晶体管n2栅极连接至6V的逻辑电压源(VDD)。因此，第二 NMOS晶体管n2关闭，节点b的电压(Vb)需根据第一匪OS晶体管nl的偏压来决定。由于输出端(OUT)的电压为18V(0UT = 18V)且输入端(IN)的电压为低逻辑电平(IN = 0V)，因此，第一偏压控制电路310中的第二 PMOS晶体管p2关闭，使得第一偏压控制电路310的输出端产生(9V+| AVpD的电压至第一 NMOS晶体管nl栅极(Vg = 9V+| AVp|),因此节点b的电压将维持在9V(Vb = 9V)。如图3C所示，在第二状态时，解码单元340不提供18V输入电压(VPP)至电压开关电路的输出端(OUT)且输入端(IN)为高逻辑电平m时，第二偏压控制电路320不操作(inactivated)、第三NMOS晶体管n3开启，此时节点a的电压为OV (Va = 0V)。由于节点a的电压为OV(Va = 0V)，因此第二 NMOS晶体管n2开启。此时，节点b的电压为OV (Vb = 0V)。再者，由于节点b电压为OV(Vb = OV)且输入端(IN)接收6V的高逻辑电平，第一偏压控制电路310 (第二 PMOS晶体管p2开启，第一 PMOS晶体管pi关闭)的输出端会输出6V至第一 NMOS晶体管nl栅极(Vg = 6V)，使得第一 NMOS晶体管nl开启，而使得输出端(OUT)的电压为 OV (OUT = 0V)。如图3D所示，在第三状态时，解码单元340不提供的18V输入电压(VPP)至电压开关电路的输出端(OUT)且输入端(IN)为低逻辑电平(OV)且第二偏压控制电路320输入端连接至1. 8V的读取电压源(VR)。此时，第二偏压控制电路320操作(activated)、第三NMOS晶体管n3关闭，此时节点a的电压为1. 8V(Va =1. 8V)。由于节点a的电压为1. 8V(Va =1. 8V)，第二 NMOS晶体管n2栅极连接至6V的逻辑电压源(VDD)。因此，第二 NMOS晶体管n2开启，节点b的电压为1. 8V(Vb =1. 8V)。再者，由于节点b电压为1. 8V(Vb =1. 8V)且输入端(IN)接收OV的低逻辑电平，第一偏压控制电路310 (第二 PMOS晶体管p2开启，第一 PMOS晶体管pi关闭)的输出端会输出6V至第一 NMOS晶体管nl栅极(Vg = 6V)，使得第一 NMOS晶体管nl开启，而使得输出端(OUT)的电压为1. 8V (OUT =1. 8V)。由图3B至图3D中电压开关电路偏压示意图可知，第一至第二 PMOS晶体管pi P2在特定的情况下会承受高电压应力，因此利用兼容于逻辑电路制程的低掺杂PMOS晶体管来完成第一与第二 PMOS晶体管pi p2。因此，本发明的电压开关电路可利用逻辑电路制程完成，并可以降低成本以及设计电路的复杂度。综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求范围所界定者为准。
权利要求
1.一种电压开关电路,包括: 一输出电路，包括一第一 PMOS晶体管，源极与体极连接至一高电压源，漏极连接至该电压开关电路的反相输出端，栅极连接至该电压开关电路的输出端；以及，一第二 PMOS晶体管，源极与体极连接至该高电压源，漏极连接至该电压开关电路的输出端、栅极连接至该电压开关电路的反相输出端； 一第一压降控制电路，包括一第三PMOS晶体管，体极连接至该高电压源，源极连接至该反相输出端，漏极连接至一节点e，栅极连接至一参考电压源；以及，一第四PMOS晶体管，体极连接至该高电压源，源极连接至该输出端，漏极连接至一节点f，栅极连接至该参考电压源； 一第二压降控制电路，包括一第一 NMOS晶体管、一第二 NMOS晶体管、一第一偏压控制电路与一第二偏压控制电路；其中，该第一 NMOS晶体管的漏极连接至该节点e与该第一偏压控制电路的控制端，栅极连接至该第一偏压控制电路的输出端，体极与源极连接至一节点c ;以及，该第二 NMOS晶体管，漏极连接至该节点f以及该第二偏压控制电路的控制端，栅极连接至该第二偏压控制电路的输出端，体极与源极连接至一节点d ； 一第三压降控制电路，包括一第三NMOS晶体管，漏极连接至该节点C、栅极连接至一逻辑电压源、体极与源极连接至一节点a ;以及，一第四NMOS晶体管，漏极连接至该节点d、栅极连接至该逻辑电压源、体极与源极连接至一节点b ;以及· 一输入电路，包括一第五NMOS晶体管,一第六NMOS晶体管,一第三偏压控制电路,与一第四偏压控制电路；其中，该第五NMOS晶体管，漏极连接至该节点a以及该第三偏压控制电路的输出端，栅极连接至该电压开关电路的输入端，体极与源极连接至一接地端；以及，第六NMOS晶体管，漏极连接至该节点b以及该第四偏压控制电路的输出端，栅极连接至该电压开关电路的反相输入端，体极与源极连接至该接地端。
2.根据权利要求1所述的电压开关电路，其中该高电压源的电压大于该参考电压源的电压，该参考电压源的电压大于该逻辑电压源的电压。
3.根据权利要求1所述的电压开关电路，其中该高电压源的电压为18V，该参考电压源的电压为9V，该逻辑电压源的电压为6V。
4.根据权利要求1所述的电压开关电路，其中该第一PMOS晶体管、该第二 PMOS晶体管、该第三PMOS晶体管、与该第四PMOS晶体管为耐高压的低掺杂PMOS晶体管。
5.根据权利要求1所述的电压开关电路，其中，该第一偏压控制电路包括:一第五PMOS晶体管与一第六PMOS晶体管；其中，该第五PMOS晶体管源极为该第一偏压控制电路的输入端并连接至该节点b，栅极连接至该参考电压源、体极与漏极相互连接并且作为该第一偏压控制电路的输出端；以及，该第六PMOS晶体管，源极连接至该逻辑电压源，栅极为该第一偏压控制电路的控制端并连接至该节点e，体极与漏极相互连接并且连接至该第一偏压控制电路的输出端。
6.根据权利要求5所述的电压开关电路，其中该第五PMOS晶体管、与该第六PMOS晶体管为耐高压的低掺杂PMOS晶体管。
7.根据权利要求1所述的电压开关电路，其中，该第二偏压控制电路包括:一第七PMOS晶体管与一第八PMOS晶体管；其中，该第七PMOS晶体管源极为该第二偏压控制电路的输入端并连接至该节点a，栅极连接至该参考电压源、体极与漏极相互连接并且作为该第二偏压控制电路的输出端；以及，该第八PMOS晶体管源极连接至该逻辑电压源，栅极为该第二偏压控制电路的控制端并连接至该节点f，体极与漏极相互连接并且连接至该第二偏压控制电路的输出端。
8.根据权利要求7所述的电压开关电路，其中该第七PMOS晶体管、与该第八PMOS晶体管为耐高压的低掺杂PMOS晶体管。
9.根据权利要求1所述的电压开关电路，其中该第三偏压控制电路包括:一第九PMOS晶体管，源极与体极为该第三偏压控制电路的输入端并连接至该逻辑电压源、栅极为该第三偏压控制电路的控制端并连接至该电压开关电路的输入端、漏极为该第三偏压控制电路的输出端并连接至该节点a。
10.根据权利要求1所述的电压开关电路，其中该第四偏压控制电路包括:一第十PMOS晶体管，源极与体极为该第四偏压控制电路的输入端并连接至该逻辑电压源、栅极为该第四偏压控制电路的控制端并连接至该电压开关电路的反相输入端、漏极为该第四偏压控制电路的输出端并连接至该节点b。
11.一种电压开关电路，该电压开关电路的输出端连接至一总线信号线且该总线信号线可由一控制电路选择性地提供一输入电压，包括: 一第一 NMOS晶体管，漏极连接至电压开关电路的输出端，源极与体极连接至一节点b ; 一第一偏压控制电路，该·第一偏压控制电路的控制端连接至该电压开关电路的输出端，该第一偏压控制电路的输入端连接至该电压开关电路的输入端，该第一偏压控制电路的输出端连接至该第一 NMOS晶体管栅极； 一第二 NMOS晶体管，漏极连接至该节点b、栅极连接至一逻辑电压源、源极与体极连接至一节点a ； 一第二偏压控制电路，该第二偏压控制电路的控制端连接至该电压开关电路的输入端，该第二偏压控制电路的输入端选择性地连接至该逻辑电压源以及一读取电压源，该第二偏压控制电路的输出端连接至该节点a ;以及 一第三NMOS晶体管，漏极连接至该节点a、栅极连接至该电压开关电路的输入端、源极与体极连接至一接地端。
12.根据权利要求11所述的电压开关电路，其中该控制电路的输入电压大于该参考电压源的电压，该参考电压源的电压大于该逻辑电压源的电压，该逻辑电压源的电压大于该读取电压源的电压。
13.根据权利要求11所述的电压开关电路，其中该控制电路的输入电压为18V，该参考电压源的电压为9V，该逻辑电压源的电压为6V，该读取电压源的电压为1.8V。
14.根据权利要求11所述的电压开关电路，其中该第一PMOS晶体管、与该第二PMOS晶体管为耐高压的低掺杂PMOS晶体管。
15.根据权利要求11所述的电压开关电路，其中，该第一偏压控制电路，包括 一第一PMOS晶体管与一第二 PMOS晶体管；其中，该第一 PMOS晶体管源极为该第一偏压控制电路的输入端并连接该电压开关电路的输入端，栅极连接至该参考电压源、体极与漏极相互连接并且作为该第一偏压控制电路的输出端；以及，该第二 PMOS晶体管，源极连接至该逻辑电压源，栅极为该第一偏压控制电路的控制端并连接至该电压开关电路的输出端，体极与漏极相互连接并且连接至该第一偏压控制电路的输出端。
16.根据权利要求11所述的电压开关电路，其中，该第二偏压控制电路包括:一第三PMOS晶体管，源极与体极为该第二偏压控制电路的输入端并选择性地连接至该逻辑电压源与该读取电压源、栅极为该第二偏压控制电路的控制端并连接至该电压开关电路的输入端、漏极为该第二偏压控制电路的输出端并连接至该节点a。
17.—种电压开关电路，具有一第一压降路径，包括一节点a，以及，一第二压降路径具有一节点b,该电压开关电路还包括: 一输出电路，连接于一高电压源，并具有一第一输出端连接于该第一压降路径与一第二输出端连接于该第二压降路径； 多个压降控制电路、连接于该第一输出端与该节点a之间以及连接于该第二输出端与该节点b之间； 一输入电路，连接于该节点·a与该节点b,且该输入电路具有一第一输入端以及一第二输入端； 其中，当该第一输入端接收一高逻辑电平且该第二输入端接收一低逻辑电平时，该节点a的电压等于一接地端，该第一输出端产生一中电压电平，该节点b产生该高逻辑电平，该第二输出端产生该高电压源的电压，其中，该高电压源的电压大于该中电压电平，该中电压电平大于该高逻辑电平。
18.根据权利要求17所述的电压开关电路，其中该高电压源的电压为18V，该中电压电平的电压为10V，该逻辑电压源的电压为6V。
19.根据权利要求17所述的电压开关电路，其中，该输出电路，包括一第一PMOS晶体管，源极与体极连接至一该高电压源，漏极连接至该第二输出端，栅极连接至该第一输出端；以及，一第二 PMOS晶体管，源极与体极连接至该高电压源，漏极连接至该第一输出端、栅极连接至该第二输出端。
20.根据权利要求17所述的电压开关电路，其中，该第一压降路径，还包括一节点c与一节点e ;该第二压降路径具有一节点d与一节点f，且该多个压降控制电路中的一第一压降控制电路包括:一第三PMOS晶体管，体极连接至该高电压源，源极连接至该第二输出端，漏极连接至该节点e，栅极连接至一参考电压源；以及，一第四PMOS晶体管，体极连接至该高电压源，源极连接至该第一输出端，漏极连接至该节点f，栅极连接至该参考电压源；其中，该参考电压源的电压小于该中电压电平，且该参考电压源的电压大于该逻辑电压源的电压。
21.根据权利要求20所述的电压开关电路，其中该参考电压源的电压为9V。
22.根据权利要求20所述的电压开关电路，其中该第一PMOS晶体管、该第二PMOS晶体管、该第三PMOS晶体管、与该第四PMOS晶体管为耐高压的低掺杂PMOS晶体管。
23.根据权利要求20所述的电压开关电路，其中，该多个压降控制电路中的一第二压降控制电路包括:一第一 NMOS晶体管、一第二 NMOS晶体管、一第一偏压控制电路与一第二偏压控制电路；其中，该第一 NMOS晶体管的漏极连接至该节点e与该第一偏压控制电路的控制端，栅极连接至该第一偏压控制电路的输出端，体极与源极连接至该节点c ;以及，该第二 NMOS晶体管，漏极连接至该节点f以及该第二偏压控制电路的控制端，栅极连接至该第二偏压控制电路的输出端，体极与源极连接至该节点d。
24.根据权利要求23所述的电压开关电路，其中，该第一偏压控制电路包括:一第五PMOS晶体管与一第六PMOS晶体管；其中，该第五PMOS晶体管源极为该第一偏压控制电路的输入端并连接至该节点b，栅极连接至该参考电压源、体极与漏极相互连接并且作为该第一偏压控制电路的输出端；以及，该第六PMOS晶体管，源极连接至该逻辑电压源，栅极为该第一偏压控制电路的控制端并连接至该节点e，体极与漏极相互连接并且连接至该第一偏压控制电路的输出端。
25.根据权利要求24所述的电压开关电路，其中该第五PMOS晶体管、与该第六PMOS晶体管为耐高压的低掺杂PMOS晶体管。
26.根据权利要求23所述的电压开关电路，其中，该第二偏压控制电路包括:一第七PMOS晶体管与一第八PMOS晶体管；其中，该第七PMOS晶体管源极为该第二偏压控制电路的输入端并连接至该节点a，栅极连接至该参考电压源、体极与漏极相互连接并且作为该第二偏压控制电路的输出端；以及，该第八PMOS晶体管源极连接至该逻辑电压源，栅极为该第二偏压控制电路的控制端并连接至该节点f，体极与漏极相互连接并且连接至该第二偏压控制电路的输出端·。
27.根据权利要求26所述的电压开关电路，其中该第七PMOS晶体管、与该第八PMOS晶体管为耐高压的低掺杂PMOS晶体管。
28.根据权利要求23所述的电压开关电路，其中，该多个压降控制电路中的一第三压降控制电路包括:一第三NMOS晶体管，漏极连接至该节点C、栅极连接至该逻辑电压源、体极与源极连接至该节点a ；以及，一第四NMOS晶体管，漏极连接至该节点d、栅极连接至该逻辑电压源、体极与源极连接至该节点b。
29.根据权利要求17所述的电压开关电路，其中，该输入电路，包括一第五NMOS晶体管，一第六NMOS晶体管,一第三偏压控制电路,与一第四偏压控制电路；其中，该第五NMOS晶体管，漏极连接至该节点a以及该第三偏压控制电路的输出端，栅极连接至该电压开关电路的输入端，体极与源极连接至该接地端；以及，该第六NMOS晶体管，漏极连接至该节点b以及该第四偏压控制电路的输出端，栅极连接至该电压开关电路的反相输入端，体极与源极连接至该接地端。
30.根据权利要求29所述的电压开关电路，其中该第三偏压控制电路包括:一第九PMOS晶体管，源极与体极为该第三偏压控制电路的输入端并连接至该逻辑电压源、栅极为该第三偏压控制电路的控制端并连接至该第一输入端、漏极为该第三偏压控制电路的输出端并连接至该节点a。
31.根据权利要求29所述的电压开关电路，其中该第四偏压控制电路包括:一第十PMOS晶体管，源极与体极为该第四偏压控制电路的输入端并连接至该逻辑电压源、栅极为该第四偏压控制电路的控制端并连接至该第二输入端、漏极为该第四偏压控制电路的输出端并连接至该节点b。
全文摘要
一种电压开关电路，该电压开关电路中利用低掺杂(Lightly Doped)PMOS晶体管来承受高电压应力，使得NMOS晶体管不会承受高电压应力，由于而低掺杂PMOS晶体管兼容于逻辑电路制程，因此电压开关电路可在逻辑电路制程下来完成。
文档编号H03K17/687GK103078618SQ20111032920
公开日2013年5月1日 申请日期2011年10月26日 优先权日2011年10月26日
发明者柏正豪, 沈俊吉 申请人:力旺电子股份有限公司