专利名称：一种时钟信号丢失检测电路及方法
技术领域：
本发明涉及一种时钟信号丢失检测电路及方法，属于电子技术领域。通过时钟信号丢失检测电路及方法技术方案的实施，可以实现时钟丢失检测，避免由于电路系统使用的主时钟丢失而不能维持系统的操作。
背景技术：
时钟信号是数字集成电路和数模混合电路工作的基准信号，可能在电路系统的内部或外部产生。由于晶体振荡器具有很高的品质因数，目前集成电路设计使用的时钟信号大多数都由晶体振荡器提供，时钟信号的准确度和稳定度决定了电路系统功能的可靠性。 而时钟信号的缺失和时钟频率的快慢对电路的工作状态有很大的影响，可能导致电路系统无法正常操作或性能下降，因此在电路系统设计中需要一个时钟信号丢失检测电路。根据资源消耗和失效效果可以将时钟检测分为两类时钟丢失检测和频率偏移检测。前者只能显示时钟是否丢失，后者能对时钟信号的准确度进行具体分析。在现有技术中，对时钟信号的检测方法通常是在逻辑电路中放置计数器，将被检测信号进行分频，得到分频后的信号，用高频时钟信号驱动计数器对分频后的信号进行检测。如果要求检测时钟的频率高于被检测时钟的频率，当被检测时钟的频率很高时，检测时钟频率的选择将成为技术瓶颈。另一方面，随着集成电路的深亚微米制造工艺以及设计技术的迅速发展，芯片设计的复杂性迅速增加，而市场竞争的压力迫使设计者应该最大限度地缩短设计周期。如何利用前人的成功设计经验和设计资料十分必要，这就要求设计者能够重复使用已经设计并经过验证的知识产权模块IP (Intellectual Property)。由于IP核已经进行了验证，设计者可以专注于整个系统的设计，从而提高设计速度，充分利用现有资源，降低成本，缩短产品上市时间。
发明内容
发明目的针对现有技术中存在的问题与不足，本发明提供一种简单、有效、稳定的时钟信号丢失检测的电路及方法。技术方案一种时钟信号丢失检测电路，包括分频模块、计数模块、移位模块、比较模块和检测模块；所述分频模块的输出端连接移位模块的输入端；所述移位模块的输出端连接比较模块；所述比较模块的输出为计数器的重载信号；所述检测模块在检测时钟的上升沿触发时，根据计算模块的计数值是否为0来判断被检测时钟是否丢失。所述分频模块包括第一集成触发器。所述计数模块包括一个计数器。所述移位模块包括第二集成触发器、第三集成触发器、第四集成触发器和第五集成触发器；第二集成触发器的输出为第三集成触发器的输入，第三集成触发器的输出为第四集成触发器的输入，第四集成触发器的输出为第五集成触发器的输入，第二集成触发器
4的输入为分频模块的检测时钟的二分频时钟信号；在被检测时钟的上升沿触发时，第二集成触发器、第三集成触发器和第四集成触发器的输出依次移位。所述比较模块包括一个与门、第一比较器、第二比较器和第三比较器；第一比较器把第二集成触发器的输出与第三集成触发器的输出进行比较，第二比较器把第三集成触发器的输出与第四集成触发器的输出进行比较，第三比较器把第四集成触发器的输出与第五集成触发器的输出进行比较；第一比较器、第二比较器和第三比较器的输出作为与门的输入，与门的输出为计数器的重载信号。所述检测模块包括一个或门和第六触发器。一种用于上述的时钟信号丢失检测电路的方法，时钟信号丢失检测电路接收稳定的检测时钟和被检测时钟两个时钟信号，其中检测时钟为低频时钟，被检测时钟为高频时钟；由检测时钟指示被检测时钟是否丢失，实现过程分为五个部分分频部分、计数部分、 移位部分、比较部分、检测部分。所述分频部分通过第一集成触发器，接收检测时钟作为时钟脉冲CP，输出检测时钟的二分频时钟信号，并与检测时钟同步；所述计数部分通过一个计数器，计数使能后，由重载信号控制计数器是否重载，重载信号为1时，计数器重新加载计数值，重载信号为0时，计数器递减计数至0 ；计数器的计数器递减计数至0以后，如果重载信号仍然为0，则计数器保持为0不变，计数器既不复位也不使能时，计数器保持为0;所述移位部分包括第二集成触发器、第三集成触发器、第四集成触发器和第五集成触发器；第二集成触发器的输出为第三集成触发器的输入，第三集成触发器的输出为第四集成触发器的输入，第四集成触发器的输出为第五集成触发器的输入，第二集成触发器的输入为分频模块的检测时钟的二分频时钟信号；在被检测时钟的上升沿触发时，第二集成触发器、第三集成触发器和第四集成触发器的输出依次移位；比较部分包括一个与门、第一比较器、第二比较器和第三比较器；第一比较器把第二集成触发器的输出与第三集成触发器的输出进行比较，第二比较器把第三集成触发器的输出与第四集成触发器的输出进行比较，第三比较器把第四集成触发器的输出与第五集成触发器的输出进行比较；第一比较器、第二比较器和第三比较器的输出作为与门的输入，与门的输出为计数器的重载信号；检测部分包括一个或门和第六触发器，在检测时钟的上升沿触发时，根据计数值是否为0来判断被检测时钟是否丢失，当计数值不为0时，则被检测时钟信号丢失；系统复位，检测时钟的二分频时钟信号为空信号，计数器清零，第一集成触发器、 第二集成触发器、第三集成触发器、第四集成触发器、第五集成触发器和第六集成触发器清零，计数器重载信号清零，时钟丢失信号清零。所述计数器的重载信号由检测时钟频率和被检测时钟频率的比值决定。计数器的计数值是否重载由比较器的比较结果决定；当第二集成触发器的输出等于第三集成触发器的输出，第四集成触发器的输出等于第五集成触发器的输出，而第三集成触发器的输出不等于第四集成触发器的输出时，重载信号为1，计数器重载。有益效果本发明提供的时钟信号丢失检测电路及方法通过检测时钟信号是否丢失，以保证集成电路系统能够正常操作，节省逻辑资源，提高集成电路系统的整体性能。并且在IP模块复用的专用集成电路设计中提供一种通用的解决方法，缩短产品研制时间，同时降低设计成本。
图1为本发明实施例时钟信号丢失检测电路的电路原理图；图2为本发明实施例时钟信号丢失检测方法的检测波形图。
具体实施例方式下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。如图1所示时钟信号丢失检测电路是在SoC(SyStem on chip，片上系统)中用语言实现的一个实例。该时钟信号丢失检测电路包括一个η位集成计数器Α，六个集成触发器(即，第一触发器B、第二触发器C、第三触发器D、第四触发器Ε、第五触发器F和第六触发器G)，三个一位集成数据比较器(即，第一比较器H、第二比较器I、第三比较器J)，一个三输入与门K，一个η输入或门L。从外部输入一个稳定的检测时钟CLKREF (低频时钟)，一个被检测时钟CLKDET (高频时钟)，使能信号ΕΝ，复位信号RESET，计数重新加载值CNTVALUE。CNTVALUE = fCLKDET/fCLKKEF其中，第一触发器B的CP端接收被检测时钟CLKDET，直接清除端RD接收复位信号 RESET,其输出端。与输入端D相连，输出端Q为检测时钟CLKREF的二分频时钟信号HALF_ CLKREF。计数器A的CP端接收被检测时钟CLKDET，直接清除端&接收复位信号RESET，计数使能端接收使能信号EN，数据输入端Dtl Dn接收计数器重新加载值CNTVALUE，同步置数控制端历接收重载信号RELOAD。输出端％ I与或门L的输入端相连。第六触发器G的 CP端接收检测时钟CLKREF，直接清除端Rd接收复位信号RESET，输入端D接收或门L的输出信号，输出端Q为时钟丢失信号CLKL0SS。第二触发器C、第三触发器D、第四触发器E、第五触发器F的CP端接收被检测时钟 CLKDET,直接清除端Rd接收复位信号RESET，第二触发器C的输入端D接收检测时钟CLKREF 的二分频时钟信号HALF_CLKREF，输出端Q与第三触发器D的输入端相连，第三触发器D的输出端Q与第四触发器E的输入端相连，第四触发器E的输出端与第五触发器F的输入端相连。第二触发器C与第三触发器D的输出端分别与第一比较器H的两个输入端相连，第三触发器D与第四触发器E的输出端分别与第二比较器I的两个输入端相连，第四触发器 E与第五触发器F的输出端分别与数据第三比较器J的两个输入端相连。第一比较器H的Fa = b输出端、第二比较器I的输出端、第三比较器J的Fa = b 输出端分别和与门K的三个输入端相连，与门K的输出即为计数器重载信号RELOAD。上述电路的工作原理为检测时钟CLKREF经过第一触发器B实现二分频。第二触发器C在被检测时钟CLKDET的上升沿对检测时钟CLKREF的二分频时钟信号HALF_CLKREF的当前值进行锁存，输出为CAPTURE1。第三触发器D在被检测时钟CLKDET的上升沿对 CAPTURE 1进行锁存，也即是对HALF_CLKREF的前一状态值进行锁存，输出为CAPTURE2。第四触发器E在被检测时钟CLKDET的上升沿对CAPTURE2进行锁存，输出为CAPTURE3。第五触发器F在被检测时钟CLKDET的上升沿对CAPTURE3进行锁存，输出为CAPTURE4。CAPTURE 1等于CAPTURE2时，第一比较器H的Fa = B输出为1 ； CAPTURE3等于 CAPTURE4时，第三比较器J的Fa = B输出为1 ；CAPTURE2不等于CAPTURE3时，第二比较器I 的G输出为1。此时，与门K输出的RELOAD信号的值为1。计数器使能，重载信号RELOAD为1时，在被检测时钟CLKDET的上升沿将数据 CNTVALUE置入输出端％ 化，计数器重载；重载信号为0时，计数器递减计数至0。计数器递减计数至0以后，如果重载信号仍然为0，则计数值保持为0不变。计数值为0时，或门L 的输出为0，第六触发器G的输出CLKL0SS为0 ；计数值不为0时，或门L的输出为1，第六触发器G的输出CLKL0SS为1，说明被检测时钟信号丢失。图2描述了时钟信号丢失检测电路的检测波形图，假设开始时计数值DETCNT为 0，CLKL0SS为0。从左往右看图，第一个发生变化的是时钟信号CLKDET、CLKREF和HALF_ CLKREF,都是从 0 变为 1。经过一个 CLKDET 周期，CAPTURE1 变为 1，CAPTURE2、CAPTURE3、 CAPTURE4 仍然为 0。再经过一个 CLKDET 周期，CAPTURE2 变为 1，CAPTURE3、CAPTURE4 仍然为 0。此时满足 CAPTURE1 等于 CAPTURE2，CAPTURE3 等于 CAPTURE4，CAPTURE2 不等于 CAPTURE3 的条件，RELOAD信号变为1，计数器重载，计数值为CNTVALUE。再经过一个CLKDET周期， CAPTURE3变为1，则RELOAD变为0，计数器递减计数。再经过CNTVALUE-1个CLKDET时钟周期，计数器递减至0。下一个发生变化的是CLKREF和HALF_CLKREF，CLKREF从0变为1， HALF_CLKREF从1变为0。在检测时钟CLKREF的上升沿触发时，CLKL0SS仍然为0。如果这段过程中被检测时钟CLKDET丢失，在第二个CLKREF触发时，计数器就不能递减至0。DETCNT 不等于0，所以CLKL0SS等于1。—种用于上述的时钟信号丢失检测电路的方法，时钟信号丢失检测电路接收稳定的检测时钟CLKREF和被检测时钟CLKDET两个时钟信号，其中检测时钟CLKREF为低频时钟，被检测时钟CLKDET为高频时钟；由检测时钟CLKREF指示被检测时钟CLKDET是否丢失。分频部分通过第一集成触发器B，接收检测时钟CLKREF作为时钟脉冲CP，输出检测时钟的二分频时钟信号HALF_CLKREF，并与检测时钟CLKREF同步；计数部分，计数器A的CP端接收被检测时钟CLKDET，直接清除端&接收复位信号 RESET,计数使能端接收使能信号EN，数据输入端Dtl Dn接收计数器重新加载值CNTVALUE， 同步置数控制端历接收重载信号RELOAD。输出端％ I与或门L的输入端相连。第六触发器G的CP端接收检测时钟CLKREF，直接清除端Rd接收复位信号RESET，输入端D接收或门L的输出信号，输出端Q为时钟丢失信号CLKL0SS。移位部分，第二触发器C、第三触发器D、第四触发器E、第五触发器F的CP端接收被检测时钟CLKDET，直接清除端Rd接收复位信号RESET，第二触发器C的输入端D接收检测时钟CLKREF的二分频时钟信号HALF_CLKREF，输出端Q与第三触发器D的输入端相连，第三触发器D的输出端Q与第四触发器E的输入端相连，第四触发器E的输出端与触发器的输入端相连。第三触发器D与第四触发器E的输出端分别与第一比较器H的两个输入端相连，第四触发器E与第五触发器F的输出端分别与第二比较器I的两个输入端相连，第四触发器E与第五触发器F的输出端分别与数据第三比较器J的两个输入端相连。比较部分，第一比较器H的FA = B输出端、第二比较器I的输出端、第三比较器J 的FA = B输出端分别和与门K的三个输入端相连，与门K的输出即为计数器重载信号RELOAD。检测部分包括一个或门L和第六触发器G，在检测时钟CLKREF的上升沿触发时，根据计数值是否为0来判断被检测时钟CLKDET是否丢失，当计数值不为0时，则被检测时钟 CLKDET信号丢失。
权利要求
1.一种时钟信号丢失检测电路，其特征在于包括分频模块、计数模块、移位模块、比较模块和检测模块；所述分频模块的输出端连接移位模块的输入端；所述移位模块的输出端连接比较模块；所述比较模块的输出为计数器的重载信号；所述检测模块在检测时钟的上升沿触发时，根据计算模块的计数值是否为0来判断被检测时钟是否丢失。
2.如权利要求1所述的时钟信号丢失检测电路，其特征在于所述分频模块包括第一集成触发器。
3.如权利要求1所述的时钟信号丢失检测电路，其特征在于所述计数模块包括一个计数器。
4.如权利要求1所述的时钟信号丢失检测电路，其特征在于所述移位模块包括第二集成触发器、第三集成触发器、第四集成触发器和第五集成触发器；第二集成触发器的输出为第三集成触发器的输入，第三集成触发器的输出为第四集成触发器的输入，第四集成触发器的输出为第五集成触发器的输入，第二集成触发器的输入为分频模块的检测时钟的二分频时钟信号；在被检测时钟的上升沿触发时，第二集成触发器、第三集成触发器和第四集成触发器的输出依次移位。
5.如权利要求1所述的时钟信号丢失检测电路，其特征在于所述比较模块包括一个与门、第一比较器、第二比较器和第三比较器；第一比较器把第二集成触发器的输出与第三集成触发器的输出进行比较，第二比较器把第三集成触发器的输出与第四集成触发器的输出进行比较，第三比较器把第四集成触发器的输出与第五集成触发器的输出进行比较；第一比较器、第二比较器和第三比较器的输出作为与门的输入，与门的输出为计数器的重载信号。
6.如权利要求1所述的时钟信号丢失检测电路，其特征在于所述检测模块包括一个或门和第六触发器。
7.一种用于如权利要求1-6任一项所述的时钟信号丢失检测电路的方法，其特征在于，时钟信号丢失检测电路接收稳定的检测时钟和被检测时钟两个时钟信号，其中检测时钟为低频时钟，被检测时钟为高频时钟；由检测时钟指示被检测时钟是否丢失，实现过程分为五个部分分频部分、计数部分、移位部分、比较部分、检测部分。
8.如权利要求7所述的时钟信号丢失检测方法，其特征在于所述分频部分通过第一集成触发器，接收检测时钟作为时钟脉冲CP，输出检测时钟的二分频时钟信号，并与检测时钟同步；所述计数部分通过一个计数器，计数使能后，由重载信号控制计数器是否重载，重载信号为1时，计数器重新加载计数值，重载信号为0时，计数器递减计数至0 ；计数器的计数器递减计数至0以后，如果重载信号仍然为0，则计数器保持为0不变，计数器既不复位也不使能时，计数器保持为0;所述移位部分包括第二集成触发器、第三集成触发器、第四集成触发器和第五集成触发器；第二集成触发器的输出为第三集成触发器的输入，第三集成触发器的输出为第四集成触发器的输入，第四集成触发器的输出为第五集成触发器的输入，第二集成触发器的输入为分频模块的检测时钟的二分频时钟信号；在被检测时钟的上升沿触发时，第二集成触发器、第三集成触发器和第四集成触发器的输出依次移位；比较部分包括一个与门、第一比较器、第二比较器和第三比较器；第一比较器把第二集成触发器的输出与第三集成触发器的输出进行比较，第二比较器把第三集成触发器的输出与第四集成触发器的输出进行比较，第三比较器把第四集成触发器的输出与第五集成触发器的输出进行比较；第一比较器、第二比较器和第三比较器的输出作为与门的输入，与门的输出为计数器的重载信号；检测部分包括一个或门和第六触发器，在检测时钟的上升沿触发时，根据计数值是否为0来判断被检测时钟是否丢失，当计数值不为0时，则被检测时钟信号丢失；系统复位，检测时钟的二分频时钟信号为空信号，计数器清零，第一集成触发器、第二集成触发器、第三集成触发器、第四集成触发器、第五集成触发器和第六集成触发器清零， 计数器重载信号清零，时钟丢失信号清零。
9.如权利要求8所述的时钟信号丢失检测方法，其特征在于所述计数器的重载信号由检测时钟频率和被检测时钟频率的比值决定。
10.如权利要求8所述的时钟信号丢失检测方法，其特征在于计数器的计数值是否重载由比较器的比较结果决定；当第二集成触发器的输出等于第三集成触发器的输出，第四集成触发器的输出等于第五集成触发器的输出，而第三集成触发器的输出不等于第四集成触发器的输出时，重载信号为1，计数器重载。
全文摘要
本发明公开了一种时钟信号丢失检测电路及方法，电路包括分频模块、计数模块、移位模块、比较模块和检测模块。方法用低频时钟检测高频时钟，实现过程分为五个部分分频部分、计数部分、移位部分、比较部分、检测部分。本发明提供的时钟信号丢失检测电路及方法通过检测时钟信号是否丢失，以保证集成电路系统能够正常操作，节省逻辑资源，提高集成电路系统的整体性能。并且在IP模块复用的专用集成电路设计中提供一种通用的解决方法，缩短产品研制时间，同时降低设计成本。
文档编号H03K21/40GK102497200SQ20111041583
公开日2012年6月13日 申请日期2011年12月13日 优先权日2011年12月13日
发明者刘新宁, 单伟伟, 孙华芳, 王镇, 袁璐 申请人:东南大学