控制电路及使用该控制电路的数据保持装置以及重置电路的制作方法

专利名称：：控制电路及使用该控制电路的数据保持装置以及重置电路的制作方法
技术领域：
：本发明涉及一种控制电路及使用该控制电路的数据保持装置。
背景技术：
：作为用于锁存电路等时序电路中的数据保持装置，例如已知有一种将2个反相电路回路(loop)状串联连接而成的电路。但是，这种数据保持装置通常只能挥发性地保持数据，所以若电源断开则数据丢失。也就是说，即便电源再次接通，也无法恢复电源断开前的数据。因此，在利用具有这种数据保持装置的锁存电路进行顺序(sequence)处理时由于某种理由而中断的情况下，为了保持数据就必须维持电源接通，所以造成了这部分的电力消耗。而且，在由于停电事故等导致顺序处理中断的情况下，则必须从头开始重新执行处理，时间上的损失较大。为了解决这种问题，本案申请人在专利文献I中，公开并提出了一种使用铁电体电容器来非挥发性地保持数据的数据保持装置。图71是表示数据保持装置以往一个例子的电路图。本图的数据保持装置是通过在具有含反相器INVx、INVy的回路结构部(图中以虚线包围的部分)的存储元件内的信号线(保持数据以电压信号形式出现的图中粗线部分)上，连接铁电体元件CL而形成。当电源断开时，通过使用所述信号线上的电压值，设定铁电体元件CL的残留分极状态，而向铁电体元件CL写入数据。通过这种写入动作，即便在电源断开后也可以非挥发性地保持数据。另一方面，当读出写入到铁电体元件CL的数据时，是在电源接通后使节点N处于浮动的状态下，从板线(plateline)PL对铁电体元件CL的一端施加电压脉冲,而使节点N产生和铁电体兀件CL的残留分极状态相应的电压信号。节点N产生的电压信号根据反相器INVx的阈值来进行数据的判定(0/1判定)。而且，本发明相关的其他以往技术可以列举本案申请人提出的专利文献2。先行技术文献专利文献专利文献I:日本专利第3737472号说明书专利文献2:日本专利特开2009-206942号公报
发明内容所述以往的数据保持装置即便断开电源也能保持数据，因此确实存在优点。但是，在所述以往的数据保持装置中，执行正常动作时存储元件内的铁电体元件CL变成了信号线上存在的巨大负载电容，因此有可能会导致存储元件的速度下降或耗电增大。而且，在所述以往的数据保持装置中，为了在读出数据时不使和铁电体元件CL的残留分极状态相应的电荷向电源线或接地线逃逸，必须将节点N设为浮动(必须将两个通路开关(pathswitch)SWx、SWy都断开)。因此，所述以往的数据保持装置中，通路开关SWx、Sffy的驱动时钟信号需要4种时钟信号(CKA、/CKA,CKB、/CKB)，有可能会导致耗电增大。而且，在所述以往的数据保持装置中，如图71及图72所示，是使用铁电体元件CL和构成反相器INVx的晶体管的闸极电容的电容稱合(capacitycoupling)，而读出和铁电体元件CL的残留分极状态相应的电压信号Vout。但是，铁电体元件CL的电容(图72中右上方的实线)为大电容(数百[F])，相比之下构成反相器INVx的晶体管的闸极电容(图72中右下方的实线)为小电容(数[F])，因此节点N上出现的电压信号Vout为较小的10100[mV]左右，从元件偏差的观点出发，难以相应地设定反相器INVx的阈值而进行读出数据的0/1判定。而且，在以往的CMOS电路的情况下，如果电源电压低至O.6[V]为止，那么显着问题是由于随着电路区块的电源接通/断开而产生的电源电压波动，导致数据保持装置内部的数据发生变化，也就是说对于电源电压波动的裕量(margin)不再存在。而且，组入了铁电体元件的非挥发性数据保持装置中，数据保持动作自身不需要电源电压，而能够消除随着电源电压波动引起的数据变化的问题，但是从铁电体元件的特性来说，难以使用0.6[V]电源电压驱动铁电体元件，而向铁电体元件写入数据。也就是说，以O.6[V]的电源电压驱动CMOS电路的情况下，难以使用相同电源电压来驱动铁电体元件。相反，以3.3[V]电源电压驱动CMOS电路的情况下，如果使用相同电源电压驱动铁电体元件，就会导致不必要的大量电力消耗。而且，在所述以往的数据保持装置中，将数据保持装置实用化时要探讨的课题还很多，比如电源接通/断开时铁电体元件的存储数据有可能被破坏、向铁电体元件保存/恢复数据时必须停止向回路结构部的时钟输入、以及将数据保持装置组入系统后无法进行铁电体元件的模拟特性评估等。而且，所述以往的数据保持装置中内置了用来控制数据保存(备份)/恢复的控制电路，但该控制电路需要一直监视请求数据保存/恢复的外部信号，所以必须在控制电路外部设置一直持续生成控制电路的动作用时钟信号的时钟供给源，导致装置(set)的零件数增大或成本上升的问题。而且，在所述以往的数据保持装置中，控制电路是一直在进行动作，所以还导致控制电路的耗电(进一步导致装置全体的耗电)变大这样的问题。本发明鉴于所述问题，目的在于提供一种能够实现装置的零件数削减或低耗电化的控制电路、及使用该控制电路的数据保持装置。为了达成所述目的，本发明的控制电路构成(第I构成)为包括内部时钟生成部，当触发信号出现特定的信号图案时，开始生成所述控制部执行动作必需的内部时钟信号，持续生成所述内部时钟信号，至少到所述控制部完成既定处理为止，然后停止所述内部时钟信号的生成；及控制部，使用所述内部时钟信号来执行所述既定处理。还有，在包含所述第I构成的控制电路中，可以构成为所述控制部对应所述触发信号中出现的数个信号图案而执行不同的处理(第2构成)。而且，在包含所述第I或第2构成的控制电路中，可以构成为所述控制部除了使用所述内部时钟信号执行动作以外，还使用从外部输入的外部时钟信号执行动作(第3构6成)。而且，在包含所述第I第3构成中任一构成的控制电路中，可以构成为所述控制部具备不论内部状态如何而向控制对象电路输出固定值的控制信号的动作模式(第4构成)。而且，在包含所述第I第4构成中任一构成的控制电路中，可以构成为所述内部时钟生成部在生成所述内部时钟信号时利用逻辑元件的多段连接结构(第5构成)。而且，在包含所述第I第5构成中任一构成的控制电路中，可以构成为所述内部时钟生成部在生成所述内部时钟信号时利用逻辑元件的回路结构(第6构成)。而且，在包含所述第I第6构成中任一构成的控制电路中，可以构成为所述内部时钟生成部包含将重叠于所述触发信号的特定频率成分去除的滤波器(第7构成)。而且，在包含所述第7构成的控制电路中，可以构成为所述滤波器包含电容器(第8构成)。而且，在包含所述第8构成的控制电路中，可以构成为所述电容器是铁电体电容器(第9构成)。而且，在包含所述第8或第9构成的控制电路中，可以构成为所述滤波器包含根据重置(reset)信号而将所述电容器放电的放电电路(第10构成)。而且，在包含所述第I第10构成中任一构成的控制电路中，可以构成为所述内部时钟生成部包含对自身内部的所述触发信号进行传播控制的信号传播控制电路(第11构成)。而且，在包含所述第11构成的控制电路中，可以构成为所述信号传播控制电路是锁存电路(第12构成)。而且，在包含所述第11构成的控制电路中，可以构成为所述信号传播控制电路是或(OR)运算器(第13构成)。而且，在包含所述第I第13构成中任一构成的控制电路中，可以构成为更包括生成内部重置信号的重置部，所述内部重置信号用来监视电源电压而将所述控制部和所述内部时钟生成部初始化(第14构成)。而且，在包含所述第14构成的控制电路中，可以构成为所述重置部在所述电源电压达到CMOS电路可动作的电压后，直到经过既定的低电平(lowlevel)输出期间为止，将所述内部重置信号保持为低电平(第15构成)。而且，在包含所述第15构成的控制电路中，可以构成为所述重置部包含P通道型场效晶体管，它的源极连接于电源电压的施加端，闸极连接于输入信号的输入端；二极管或二极管连接型晶体管，它的阳极连接于所述P通道型场效晶体管的汲极，阴极连接于所述内部重置信号的输出端；及N通道型场效晶体管，它的源极连接于接地端，闸极连接于所述输入信号的输入端，汲极连接于所述内部重置信号的输出端(第16构成)。而且，在包含所述第16构成的控制电路中，可以构成为所述重置部更包括反相器，所述反相器插入在所述P通道型场效晶体管及所述N通道型场效晶体管的两闸极、和所述输入信号的输入端之间(第17构成)。而且，在包含所述第16或第17构成的控制电路中，可以构成为所述重置部更包括电容器，所述电容器连接在所述内部重置信号的输出端和接地端之间(第18构成)。而且，本发明的数据保持装置构成(第19构成)为包括回路结构部，使用回路状连接的数个逻辑闸极来保持数据；非挥发性存储部，使用铁电体元件的迟滞特性(hysteresischaracteristics),将保持于所述回路结构部的数据非挥发地存储；及电路分离部，将所述回路结构部和所述非挥发性存储部电气分离；除此之外还包括包含所述第I第18构成中任一构成的控制电路，所述控制电路生成所述回路结构部、所述非挥发性存储部、和所述电路分离部的控制信号。还有，在包含所述第19构成的数据保持装置中，可以构成为所述非挥发性存储部包含开关元件，所述开关元件在所述数据保持装置的电源接通/断开时使所述铁电体元件的两端和接地端短路(第20构成)。而且，在包含所述第20构成的数据保持装置中，可以构成为更包括保护信号生成电路，该保护信号生成电路生成在自身的电源接通/断开时用来接通所述开关元件的保护信号(第21构成)。而且，在包含所述第21构成的数据保持装置中，可以构成为所述开关元件是N通道型场效晶体管，所述保护信号生成电路将所述保护信号保持为高电平(highlevel)，直到电源电压至少达到CMOS电路可动作的电压为止(第22构成)。而且，在包含所述第22构成的数据保持装置中，可以构成为所述保护信号生成电路包含P通道型场效晶体管，它的源极连接于电源电压的施加端，闸极连接于输入信号的输入端，汲极连接于所述保护信号的输出端；及N通道型场效晶体管，它的源极连接于接地端，闸极连接于所述输入信号的输入端，汲极连接于所述保护信号的输出端；且所述P通道型场效晶体管设计为接通电阻值小于所述N通道型场效晶体管(第23构成)。[发明的效果]根据本发明，可以提供一种能够实现装置的零件数削减或低耗电化的控制电路、及使用该控制电路的数据保持装置。图I是表示本发明的数据保持装置的一实施方式的电路图。图2是表不具有电平位移功能的反相器INV6(反相器INV7也一样)的一构成例的电路图。图3是用来说明本发明的数据保持装置的一动作例的时序图。图4是表示正常动作时的信号路径的电路图。图5是表示数据写入动作时的信号路径的电路图。图6是表示数据读出动作时的信号路径的电路图。图7是表示本发明的数据保持装置的第I变形例的电路图。图8是具有电平位移功能的3态(state)反相器INV6'(反相器INV7'也一样)的一构成例的电路图。图9是用来说明本发明的数据保持装置的其他动作例的时序图。图10是用来说明铁电体元件的特性的图。图11是用来说明使用铁电体元件间的电容耦合的数据读出方式的图。图12是表示本发明的数据保持装置的第2变形例的电路图。图13是表示本发明的数据保持装置的第3变形例的电路图。图14是表示对D触发器(flip-flop)的应用例的电路图。图15是表示正常动作时的信号路径的电路图。图16是表示数据写入动作时的信号路径的电路图。图17是表示数据读出动作时的信号路径的电路图。图18是表示本发明的数据保持装置的第4变形例的电路图。图19是用来说明本发明的数据保持装置的ー动作例的时序图。图20是用来说明本发明的数据保持装置的其他动作例的时序图。图21是表示利用数据替换进行处理切換动作的一例的示意图。图22是单元图案(cellpattern)的第1布局(layout)例的示意图。图23是表示单元图案的第2布局例的示意图。图M是表示单元图案的第3布局例的示意图。图25是表示单元图案的第4布局例的示意图。图洲是表示本发明的数据保持装置的第5变形例的电路图。图27是表示第5变形例的数据保持装置使用的信号针(pin)的框图。图观是第5变形例的数据保持装置使用的信号针的功能说明表。图四是表示感测放大器(senseamplifier)SA的ー构成例的电路图。图30是表示正常动作时的装置各部的动作状态的电路图。图31是表示数据写入动作时的装置各部的动作状态的电路图。图32是表示数据读出动作时的装置各部的动作状态的电路图。图33是表示测试动作时的装置各部的动作状态的电路图。图34是用来说明铁电体元件的模拟特性评估动作的时序图。图35是表示參照电压信号Vref和输出信号Q的关系的示意图。图36是用来说明活用扫描路径(scanpath)的数据保持装置的测试动作的框图。图37A是表示活用扫描路径的测试动作的一例的流程图。图37B是表示活用扫描路径的测试动作的另一例的流程图。图38是表示本发明的数据保持装置的第6变形例的电路图。图39是表示本发明的数据保持装置的第7变形例的电路图。图40是表示第7变形例的正常动作时的装置各部的动作状态的电路图。图41是表示第7变形例的数据写入动作时的装置各部的动作状态的电路图。图42是表示第7变形例的数据读出动作时的装置各部的动作状态的电路图。图43是表示第7变形例的测试动作时的装置各部的动作状态的电路图。图44是用来说明电源接通/断开时的数据破坏防止功能的时序图。图45是表示第2电源电压VDD2比第1电源电压VDDl低的情况下使用的反相器INV6、INV7的一例的图。图46是表示控制电路的ー构成例的框图。图47是表示利用内部时钟信号进行基本动作的一例的时序图。图48是表示利用外部时钟信号进行基本动作的一例的时序图。图49是表示利用外部时钟信号进行测试动作的一例的时序图。图50是表示内部时钟生成部12的一构成例的框图。图51是表不内部时钟生成动作的一例的时序图。图52是表示内部时钟生成动作的另一例的时序图。图53A是表示低通滤波器121的第1构成例的电路图。图53B是表示低通滤波器121的第2构成例的电路图。图54A是表示低通滤波器121的第3构成例的电路图。图54B是表示低通滤波器121的第4构成例的电路图。图55是表示脉冲生成部123的一构成例的框图。图56是表示脉冲生成动作的一例的时序图。图57是表示时钟生成部124的第1构成例的框图。图58是表示时钟生成部124的第2构成例的框图。图59是表示第2构成例中的时钟生成动作的时序图。图60是表示时钟生成部124的第3构成例的框图。图61是表示第3构成例中的时钟生成动作的时序图。图62是表示P0LH电路的一构成例的电路图。图63是用来说明P0LH电路30的第1应用例的图。图64是用来说明P0LH电路30的第2应用例的图。图65是用来说明P0LH电路30的第3应用例的图。图66是用来说明P0LH电路30的第4应用例的图。图67是表示本发明的数据保持装置的第8变形例的电路图。图68是表示P0HH电路40的一构成例的电路图。图69是电流Ip、In的特性图。图70是表示电源电压VDD和保护信号LRSTNL的相互关系的波形图。图71是表示数据保持装置的一以往例的电路图。图72是用来说明以往的数据读出方式的图。[符号的说明]INV1INV5、INV5'、INV10'反相器INV6、INV7反相器(有电平位移功能)INV6/、INV7'反相器(有电平位移功能、3态)INV8、INV8'、INV9INV14反相器(3态)SW1SW10通路开关MUX1、MUX2、MUX3、MUX4多工器DeMUXl、DeMUX2解多工器Qla、Qlb、Q2a、Q2bN通道型场效晶体管Qlla、Q12a、...、QlmaN通道型场效晶体管Qllb、Q12b、...、QlmbN通道型场效晶体管Q21a、Q22a、...、Q2maN通道型场效晶体管Q21b、Q22b、...、Q2mbN通道型场效晶体管CLla、CLlb、CL2a、CL2b铁电体元件0138]CLlla、CL12a、…、CLlma铁电体元件0139]CLllb、QL12b、…、CLlmb铁电体元件0140]CL21a、CL22a、…、CL2ma铁电体元件0141]CL21b、CL22b、…、CL2mb铁电体元件0142]C1、C2电容元件0143]NANDlNAND5与非运算器0144]LOOP回路结构部NVM非挥发性存储部0145]SEP电路分离部0146]PlP3P通道型MOS场效晶体管0147]NIN3N通道型MOS场效晶体管0148]SRC设置/重置控制部0149]SA感测放大器(差动放大器)0150]PlP4P通道型场效晶体管0151]NIN5N通道型场效晶体管0152]ANDUAND2与运算器0153]TEST测试电路部0154]CPC时钟脉冲控制部0155]NORlN0R6否定或运算器(3态)0156]Q3a、Q3b、Q3cN通道型场效晶体管0157]Q4a、Q4b、Q4cN通道型场效晶体管0158]Sla、Slb、S2a、S2b通路开关0159]I运算装置0160]2测试器(序列器)0161]REGlREGx暂存器(数据保持装置)0162]10控制电路0163]11控制部(序列器)0164]12内部时钟生成部0165]121低通滤波器0166]121a电阻0167]121b电容器0168]121c施密特触发0169]121dN通道型场效晶体管0170]121e反相器0171]121f铁电体电容器0172]121A运算放大器0173]121B、C电阻0174]121D电容器0175]121E施密特触发0176]121FN通道型场效晶体管121G反相器121H铁电体电容器122锁定部123脉冲生成部123a、b延迟段123c排他或运算器124时钟生成部124a-I124a_n脉冲生成部124b或运算器124c脉冲生成部124d反相器124e选择器125或运算器13重置部20控制对象电路30通电低保持电路(P0LH电路)31反相器32、33P通道型场效晶体管34N通道型场效晶体管35电容器36缓冲器40通电高保持电路(Ρ0ΗΗ电路)41P通道型场效晶体管42N通道型场效晶体管具体实施方式〈数据保持装置〉图I是表示本发明的数据保持装置的一实施方式的电路图。如图I所示，本实施方式的数据保持装置是包括反相器INVlINV7、通路开关SfflSM、多工器(multiplexer)MUXl、MUX2、N通道型场效晶体管Qla,Qlb,Q2a、Q2b、和铁电体元件(铁电体电容器)CLla、CLlb、CL2a、CL2b而成的锁存电路。反相器INVl的输入端连接于数据信号(D)的施加端。反相器INVl的输出端连接于反相器INV2的输入端。反相器INV2的输出端透过通路开关SWl而连接于多工器MUXl的第I输入端⑴。多工器MUXl的输出端连接于反相器INV3的输入端。反相器INV3的输出端连接于反相器INV5的输入端。反相器INV5的输出端连接于输出信号(Q)的取出(drawout)端。多工器MUX2的第I输入端⑴连接于反相器INV3的输出端。多工器MUX2的输出端连接于反相器INV4的输入端。反相器INV4的输出端透过通路开关SW2而连接于多工器MUXl的第I输入端(I)。这样，本实施方式的数据保持装置具有回路结构部L00P，即使用回路状连接的2个逻辑闸极(图I中的反相器INV3、INV4)，来保持输入的数据信号D。还有，回路结构部LOOP是受到第I电源电压VDDl(例如O.6[V])的供给而被驱动。反相器INV6的输入端连接于多工器MUXl的第I输入端(I)。反相器INV6的输出端透过通路开关SW3而连接于多工器MUX2的第2输入端(O)。反相器INV7的输入端连接于多工器MUX2的第I输入端(I)。反相器INV7的输出端透过通路开关SW4而连接于多工器MUXl的第2输入端(O)。铁电体元件CLla的正极端连接于第I板线PL1。铁电体元件CLla的负极端连接于多工器MUX2的第2输入端(O)。铁电体元件CLla的两端之间连接着晶体管Qla。晶体管Qla的闸极连接于F重置信号FRST的施加端。铁电体元件CLlb的正极端连接于多工器MUX2的第2输入端(O)。铁电体元件CLlb的负极端连接于第2板线PL2。铁电体元件CLlb的两端之间连接着晶体管Qlb。晶体管Qlb的闸极连接于F重置信号FRST的施加端。铁电体元件CL2a的正极端连接于第I板线PL1。铁电体元件CL2a的负极端连接于多工器MUXl的第2输入端(O)。铁电体元件CL2a的两端之间连接着晶体管Q2a。晶体管Q2a的闸极连接于F重置信号FRST的施加端。铁电体元件CL2b的正极端连接于多工器MUXl的第2输入端(O)。铁电体元件CL2b的负极端连接于第2板线PL2。铁电体元件CL2b的两端之间连接着晶体管Q2b。晶体管Q2b的闸极连接于F重置信号FRST的施加端。这样，本实施方式的数据保持装置包含非挥发性存储部NVM，即使用铁电体元件(CLla、CLlb,CL2a、CL2b)的迟滞特性，将保持于回路结构部LOOP的数据D非挥发地存储。还有，非挥发性存储部NVM是受到高于第I电源电压VDDl的第2电源电压VDD2(例如I.2[V])的供给而被驱动。而且，所述构成要素中，通路开关SWl根据时钟信号CLK而接通/断开，通路开关SW2根据反转时钟信号CLKB(时钟信号CLK的逻辑反转信号)而接通/断开。也就是说，通路开关SWl和通路开关SW2是彼此互斥(互补)地接通/断开。另一方面，通路开关SW3、SW4均根据控制信号El而接通/断开。而且，多工器MUXUMUX2均根据控制信号E2来切换其信号路径。也就是说，本实施方式的数据保持装置中，多工器MUX1、MUX2、反相器INV6、INV7、以及通路开关SW3、SW4是作为将回路结构部LOOP和非挥发性存储部NVM电气分离的电路分离部SEP发挥功能。还有，在形成电路分离部SEP的电路要素中，回路结构部LOOP所含的多工器MUXl、MUX2是受到第I电源电压VDDl的供给而被驱动，非挥发性存储部NVM所含的通路开关SW3、SM是受到第2电源电压VDD2的供给而被驱动。而且，反相器INV6、INV7是受到第I电源电压VDDl和第2电源电压VDD2的双方供给而被驱动，且作为对在回路结构部LOOP和非挥发性存储部NVM之间交换的数据D的电压电平进行转换的电平位移器而发挥功能。图2是表不具有电平位移功能的反相器INV6(反相器INV7也一样)的一构成例的电路图。如图2所示，反相器INV6(INV7)包含P通道型MOS场效晶体管PlP3、及N通道型MOS场效晶体管NIN3。晶体管NI的闸极连接于输入端IN。晶体管NI的源极连接于接地端。晶体管NI的汲极连接于晶体管Pl的汲极，另一方面也连接于输出端OUT。晶体管P1、P2的源极均连接于第2电源电压VDD2的施加端。晶体管Pl的闸极连接于晶体管P2的汲极。晶体管P2的闸极连接于晶体管Pl的汲极。晶体管P2的汲极连接于晶体管N2的汲极。晶体管N2的源极连接于接地端。晶体管P3、N3的闸极均连接于输入端IN。晶体管P3的源极连接于第I电源电压VDDl的施加端。晶体管P3的汲极连接于晶体管N3的汲极，另一方面也连接于晶体管N2的闸极。晶体管N3的源极连接于接地端。在包含所述构成的反相器INV6(INV7)中，当输入端IN中输入了高电平(第I电源电压VDD1)的逻辑信号时，晶体管N1、P2变成接通，晶体管N2、P1变成断开，所以从输出端OUT输出低电平(接地电压GND)的逻辑信号。相反，当输入端IN中输入了低电平(接地电压GND)的逻辑信号时，晶体管N1、P2变成断开，晶体管N2、P1变成接通，所以从输出端OUT输出高电平(第2电源电压VDD2)的逻辑信号。也就是说，反相器INV6(INV7)是将输入给输入端IN的逻辑信号的逻辑反转之后，再将其高电平电位从第I电源电压VDDl提升到第2电源电压VDD2而予以输出。接下来，详细说明包含所述构成的数据保持装置的动作。还有，在以下说明中，对各部分的节点电压附加符号，即，将铁电体元件CLla、CLlb的连接节点出现的电压设为VI，将铁电体元件CL2a、CL2b的连接节点出现的电压设为V2，将反相器INV4的输入端出现的电压设为V3，将反相器INV4的输出端出现的电压设为V4，将反相器INV3的输入端出现的电压设为V5，将反相器INV3的输出端出现的电压设为V6。图3是用来说明本发明的数据保持装置的一动作例的时序图，从上往下依次表示了电源电压(VDD1、VDD2)、时钟信号CLK、数据信号D、控制信号E1、控制信号E2、F重置信号FRST、第I板线PLl的施加电压、第2板线PL2的施加电压、节点电压VI、节点电压V2、及输出信号Q的电压波形。首先，说明数据保持装置的正常动作。直到时间点Wl为止，F重置信号FRST为“I(高电平VDD2)”，晶体管Qla、Qlb、Q2a、Q2b接通，且铁电体元件CLla、CLlb、CL2a、CL2b的各两端之间均短路，所以这些铁电体元件CLla、CLlb、CL2a、CL2b处于未施加任何电压的状态。还有，第I板线PLl和第2板线PL2均为“O(低电平GND)”。而且，直到时间点Wl为止，控制信号El为“O(GND)”,通路开关SW3和通路开关SM断开，所以数据写入用驱动器(图I例中的反相器INV6、INV7)均为失效。而且，直到时间点Wl为止，控制信号E2为“I(VDDl)”，多工器MUXl和多工器MUX2的第I输入端(I)被选择，所以回路结构部LOOP中形成正常回路。因此，在时钟信号CLK的高电平期间，通路开关SWl接通，通路开关SW2断开，所以数据信号D是作为输出信号Q直接通过的形式。另一方面，在时钟信号CLK的低电平期间，通路开关SWl断开，通路开关SW2接通，所以在时钟信号CLK的下降边缘数据信号D是锁定的形式。还有，图4是表示所述正常动作时的信号路径(图中以粗线描绘)的电路图。接下来，说明向铁电体元件写入数据的动作。在时间点WlW3期间，时钟信号CLK为“O(GND)”，反转时钟信号CLKB为“I(VDDl)”。因此，第I通路开关SWl断开，第2通路开关接通。这样，通过预先固定时钟信号CLK及反转时钟信号CLKB的逻辑，可以提高对铁电体元件写入数据的动作稳定性。而且，在时间点WlW3期间，F重置信号FRST为“O(GND)”，晶体管Qla、Qlb、Q2a、Q2b断开，变成能够对铁电体元件CLla、CLlb、CL2a、CL2b施加电压的状态。而且，在时间点WlW3期间，控制信号El为“I(VDD2)”,通路开关SW3和通路开关SW4接通。因此，数据写入用驱动器(图I例中的反相器INV6、INV7)均有效。还有，在时间点WlW3期间，与到此之前同样地，控制信号E2为“I(VDDl)”，多工器MUXl和多工器MUX2的第I输入端(I)被选择，所以回路结构部LOOP中形成正常回路。而且，在时间点WlW2期间，第I板线PLl和第2板线PL2为“O(GND)”，在时间点W2W3期间，第I板线PLl和第2板线PL2为“I(VDD2)”。也就是说，对于第I板线PLl和第2板线PL2施加相同脉冲电压。通过这种脉冲电压的施加,而将铁电体元件内部的残留分极状态设定为反转状态/非反转状态的任一种。若按照图3的例子进行具体说明，那么在时间点W1，输出信号Q为“1(VDD1)”，所以节点电压Vl变成“O(GND)”，节点电压V2变成“I(VDD2)”。因此，在时间点WlW2期间，第I板线PLl和第2板线PL2为“O(GND)”的期间内，铁电体元件CLla、CLlb的两端之间变成未施加电压的状态，铁电体元件CL2a的两端之间变成施加了负极性电压的状态，而铁电体元件CL2b的两端之间变成施加了正极性电压的状态。另一方面，在时间点W2W3期间，第I板线PLl和第2板线PL2为“I(VDD2)”的期间内，铁电体元件CL2a、CL2b的两端之间变成未施加电压的状态，铁电体元件CLla的两端之间变成施加了正极性电压的状态，而铁电体元件CLlb的两端之间变成施加了负极性电压的状态。这样，通过对第I板线PLl和第2板线PL2施加脉冲电压，而将铁电体元件内部的残留分极状态设定为反转状态/非反转状态的任一种。还有，在铁电体元件CLla和CLlb之间、及铁电体元件CL2a和CL2b之间，彼此的残留分极状态相反。而且，在铁电体元件CLla和CL2a之间、及铁电体元件CLlb和CL2b之间，彼此的残留分极状态也相反。在时间点W3,F重置信号FRST再次为“I(VDD2)”，由此晶体管Qla、Qlb、Q2a、Q2b接通，铁电体元件CLla、CLlb、CL2a、CL2b的各两端之间均短路，所以这些铁电体元件CLla、CLlb,CL2a、CL2b变成未施加任何电压的状态。此时，第I板线PLl和第2板线PL2均为“(KGND)”。而且，在时间点W3，控制信号El再次为“O(GND)”,通路开关SW3和通路开关SM断开，所以数据写入用驱动器(图I例中的反相器INV6、INV7)均失效。还有，控制信号E2虽然不重要，但在图3例中为“O(GND)”。而且，在时间点W4，对回路结构部LOOP供给第I电源电压VDDl和对非挥发性存储部NVM供给第2电源电压VDD2的动作均断开。此时，F重置信号FRST从时间点W3开始维持为“I(VDD2)”，晶体管Qla、Qlb、Q2a、Q2b接通，铁电体元件CLla、CLlb、CL2a、CL2b的各两端之间均短路。因此，铁电体元件CLla、CLlb、CL2a、CL2b变成未施加任何电压的状态，所以即便在电源断开时产生电压变动的情况下，铁电体元件CLla、CLlb、CL2a、CL2b上也不会被施加意外的电压，从而可以避免数据变化。还有，图5是表示所述数据写入动作时(尤其是时间点WlW3)的信号路径(图中以粗线描绘)的电路图。接下来，说明从铁电体元件读出数据的动作。在时间点RlR5期间，时钟信号CLK为“O(GND)”，反转时钟信号CLKB为“I(VDDl)”。因此，第I通路开关SWl断开，第2通路开关接通。这样，通过预先固定时钟信号CLK及反转时钟信号CLKB的逻辑，而可提高从铁电体元件读出数据的动作稳定性。在时间点R1，首先将F重置信号FRST设为“I(VDDl)”，晶体管Qla、Qlb、Q2a、Q2b接通，铁电体元件CLla、CLlb、CL2a、CL2b的各两端之间均短路。因此，铁电体元件CLla、CLlb、CL2a、CL2b变成未施加任何电压的状态，所以即便在电源接通时产生电压变动的情况下，铁电体元件CLla、CLlb、CL2a、CL2b上也不会被施加意外的电压，从而可以避免数据变化。还有，在时间点R1，第I板线PLl和第2板线PL2均设为“0(低电平GND)”。在时间点R2，在控制信号E1、E2均为“O(GND)”的状态(也就是说，数据写入用驱动器失效，且回路结构部LOOP中正常回路失效的状态)下，对回路结构部LOOP接通第I电源电压VDDl，且对非挥发性存储部NVM接通第2电源电压VDD2。此时，图6中以粗线描绘的信号线变成浮动。接着，在时间点R3，变成F重置信号FRST为“O(GND)”，晶体管Qla、Qlb、Q2a、Q2b断开，且能对铁电体元件CLla、CLlb、CL2a、CL2b施加电压的状态，另一方面，第2板线PL2维持“O(GND)”，第I板线PLl为“I(VDD2)”。通过这种脉冲电压的施加，出现和铁电体元件内的残留分极状态相应的电压信号，作为节点电压Vl及节点电压V2。如果按照图3例子来具体进行说明，那么作为节点电压Vl出现的是比较低的电压信号(以下将其逻辑称为WL[WeakLow])，作为节点电压V2出现的是比较高的电压信号(以下将其逻辑称为WH[WeakHi])。也就是说，在节点电压Vl和节点电压V2之间，产生和铁电体元件内的残留分极状态的差相应的电压差。此时，在时间点R3R4期间，控制信号E2为“O(VDDl)”，多工器MUXl和多工器MUX2的第2输入端(0)被选择，所以节点电压V3的逻辑变成WL，节点电压V4的逻辑变成WH。而且，节点电压V5的逻辑变成WH，节点电压V6的逻辑变成WL。这样，在时间点R3R4期间，装置各部的节点电压VlV6处于仍未稳定的状态(反相器INV3及反相器INV4中的逻辑反转未完全进行，其输出逻辑未确实地变成“O(GND)”/“I(VDDl)”的状态)。接着，在时间点R4，控制信号E2为“I(VDDl)”，多工器MUXl和多工器MUX2的第I输入端(I)被选择，所以回路结构部LOOP中形成正常回路。伴随着这种信号路径的切换，反相器INV4的输出端(逻辑WH)和反相器INV3的输入端(逻辑WH)连接，反相器INV3的输出端(逻辑WL)和反相器INV4的输入端(逻辑WL)连接。因此，各节点的信号逻辑(WH/WL)不会产生不匹配，之后，在回路结构部LOOP中形成正常回路期间，反相器INV3接受逻辑WL的输入，将其输出逻辑提升为“I(VDDl)”，反相器INV4接受逻辑WH的输入，而将其输出逻辑下降为“O(GND)”。这样一来，反相器INV3的输出逻辑从不稳定的逻辑WL确定为“O(GND)”，反相器INV4的输出逻辑从不稳定的逻辑WH确定为“I(VDDl)”。这样，在时间点R4，伴随着回路结构部LOOP变成正常回路，从铁电体元件读出的信号(节点电压Vl和节点电压V2的电位差)被回路结构部LOOP放大，作为输出信号Q而恢复电源断开前的保持数据(图2例中的“I(VDDl)”)。然后，在时间点R5，F重置信号FRST再次为“I(VDD2)”，晶体管Qla、Qlb、Q2a、Q2b接通，铁电体元件CLla、CLlb、CL2a、CL2b的各两端之间均短路，所以这些铁电体元件16CLla、CLlb、CL2a、CL2b变成未施加任何电压状态。此时，第I板线PLl和第2板线PL2均为“O(GND)”。因此，数据保持装置恢复成和时间点Wl以前相同的状态、即正常的动作状态。还有，图6是表示所述数据读出动作时(尤其是时间点R3R4)的信号路径(图中以粗线描绘)的电路图。如上所述，本实施方式的数据保持装置构成为包括回路结构部L00P，使用回路状连接的逻辑闸极(图I中的反相器INV3、INV4)保持数据；非挥发性存储部NVM(CLla、CLlb、CL2a、CL2b、Qla、Qlb、Q2a、Q2b)，使用铁电体元件的迟滞特性，将保持在回路结构部LOOP的数据非挥发地存储；及电路分离部SEP(MUX1、MUX2、INV6、INV7、SW3、SW4)，将回路结构部LOOP和非挥发性存储部NVM电气分离；且电路分离部SEP在数据保持装置的正常动作中，将施加给铁电体元件的电压保持固定，并使回路结构部LOOP电气动作。这样，并非从回路结构部LOOP的信号线直接驱动铁电体元件CLla、CLlb、CL2a、CL2b，而是通过在回路结构部LOOP的信号线和铁电体元件CLla、CLlb、CL2a、CL2b之间，设置还作为缓冲器发挥功能的数据写入用驱动器(图I中的反相器INV6、INV7)，能够使铁电体元件CLla、CLlb、CL2a、CL2b不会变成回路结构部LOOP内的负载电容。而且，若构成为在数据写入用驱动器(反相器INV6、INV7)的输出端连接通路开关Sff3,SW4，根据控制信号E1，只在数据写入时使通路开关SW3、SW4接通，那么在正常动作时可以不驱动铁电体元件CLla、CLlb、CL2a、CL2b。而且，在数据读出时根据控制信号E2来切换多工器MUXl、MUX2的输入输出路径，由此可以控制回路结构部LOOP内的逻辑闸极(图I中的反相器INV3、INV4)和铁电体元件CLla、CLlb、CL2a、CL2b的导通/断开。因此，没有必要为了将特定节点设为浮动而增设负载较大的时钟线，所以能够避免耗电增大。还有，在本实施方式的数据保持装置中，虽然需要新增控制信号El、E2，但这些信号和始终驱动的时钟信号不同，在正常时均不驱动，所以对于数据保持装置的耗电基本上没有影响。而且，在本实施方式的数据保持装置中，虽然需要新增数据写入用驱动器(反相器INV6、INV7)、及多工器MUXl、MUX2，但CPU[CentralProcessingUnit，中央处理单元]等运算电路内的数据保持装置的占据面积最多只有数个百分点，基本上不会对运算电路整体造成面积增加的影响。这样，根据本实施方式的数据保持装置，在正常动作中铁电体元件不会被无用的驱动，所以能够实现和挥发性数据保持装置相同水平的高速化、及低耗电化。也就是说，能够进行和挥发性数据保持装置同等的处理，所以能够不进行时序(timing)设计或耗电设计等重新设计，而将现有电路的存储元件部分替换为本发明的数据保持装置。因此，可以容易地将现有电路变成非挥发化，从而能够实现例如待机时数据不丢失地断开电源、或者电源接通后能即时重新开始动作的CPU等。而且，在本实施方式的数据保持装置中，回路结构部LOOP和非挥发性存储部NVM是分别单独地受到互为不同的第I、第2电源电压VDD1、VDD2的供给而被驱动，电路分离部SEP包含对在回路结构部LOOP和非挥发性存储部NVM之间交换的数据D的电压电平进行转换的电平位移器(图I例中具有电平位移功能的反相器INV6、INV7)。通过这种构成，可以使用第I电源电压VDDl对回路结构部LOOP进行低电压驱动，并使用高于第I电源电压VDDl的第2电源电压VDD2适当地驱动非挥发性存储部NVM(更具体来说是该非挥发性存储部NVM所含的铁电体元件CLla、CLlb、CL2a、CL2b)，因此可以提供一种对于低电压驱动元件(超低电压处理器等)也能恰当组入的数据保持装置。<第I变形例>还有，在所述实施方式中，列举反相器INV6和通路开关SW3、及反相器INV7和通路开关SW4分别组合的构成为例进行了说明，但是本发明的构成并不限定于此，还可以如图7所示，使用根据控制信号El而能将输出状态设为高阻抗的3态反相器INV6'、INV7'，由此省略通路开关SW3、SW4。这种情况下，反相器INV6'(反相器INV7'也一样)的构成是如图8所示。图8是表不具有电平位移功能的3态反相器INV6'(反相器INV7'也一样)的一构成例的电路图。如图8所示，具有电平位移功能的3态反相器INV6'(INV7')可以通过对之前的反相器INV6(INV7)添加若干变更而容易地实现。更具体来说，3态反相器INV6'(INV7')在图2构成的基础上，另外设置包含P通道型MOS场效晶体管P4及P5、和N通道型MOS场效晶体管N4及N5的输出段，并且从所述输出段引出输出信号，而代替从晶体管Pl的汲极引出输出信号的构成。形成所述输出段的晶体管P4的源极是连接于第2电源电压VDD2的施加端。晶体管P4的闸极连接于反转控制信号El条(bar)的施加端。晶体管P4的汲极连接于晶体管P5的源极。晶体管P5的汲极连接于晶体管N4的汲极，另一方面还连接于输出端OUT。晶体管P5、N4的闸极均连接于晶体管P2的汲极。晶体管N4的源极连接于晶体管N5的汲极。晶体管N5的源极连接于接地端。晶体管N5的闸极连接于控制信号El的施加端。在包含所述构成的3态反相器INV6'(INV7/)中，在控制信号El设为高电平(第2电源电压VDD2)的情况下，当输入端IN输入了高电平(第I电源电压VDD1)的逻辑信号时，从输出端OUT输出低电平(接地电压GND)的逻辑信号，相反，当输入端IN输入了低电平(接地电压GND)的逻辑信号时，从输出端OUT输出高电平(第2电源电压VDD2)的逻辑信号。也就是说，反相器INV6'(INV7,)在控制信号El为高电平时，将输入给输入端IN的逻辑信号的逻辑反转之后，再将其高电平电位从第I电源电压VDDl提升为第2电源电压VDD2而予以输出。另一方面，在控制信号El为低电平(GND)的情况下，晶体管P4、N5均断开，所以输出端OUT变成高阻抗状态。也就是说，反相器INV6'(INV7,)在控制信号El为低电平(GND)时,可以不依赖于输入给输入端IN的逻辑信号,而将输出端OUT设为高阻抗状态。因此，若使用3态反相器INV6'、INV7'，则可以省略图2所示的通路开关SW3、SW4。接下来，一边参照图9一边详细说明从铁电体元件读出数据的动作的变形例。图9是用来说明本发明的数据保持装置的其他动作例的时序图，从上往下依次表示了电源电压(VDD1、VDD2)、时钟信号CLK、数据信号D、控制信号E1、控制信号E2、F重置信号FRST、第I板线PLl的施加电压、第2板线PL2的施加电压、节点电压VI、节点电压V2、及输出信号Q的电压波形。在时间点RlR5期间，时钟信号CLK为“O(GND)”，反转时钟信号CLKB为“I(VDDl)”。因此，第I通路开关SWl断开，第2通路开关接通。这样，通过预先固定时钟信号CLK及反转时钟信号CLKB的逻辑，可以提高从铁电体元件读出数据的动作稳定性。在时间点R1，首先将F重置信号FRST设为“I(VDD2)”，晶体管Qla、Qlb、Q2a、Q2b接通，铁电体元件CLla、CLlb、CL2a、CL2b的各两端之间均短路。因此，铁电体元件CLla、CLlb、CL2a、CL2b变成未施加任何电压的状态，所以即便在电源接通时产生电压变动的情况下，铁电体元件CLla、CLlb、CL2a、CL2b上也不会被施加意外的电压，从而可以避免数据变化。还有，在时间点R1，第I板线PLl和第2板线PL2均为“0(低电平GND)”。在时间点R2，F重置信号FRST为“O(GND)”，晶体管Qla、Qlb、Q2a、Q2b断开，由此变成可以对铁电体元件CLla、CLlb、CL2a、CL2b施加电压的状态，另一方面，第2板线PL2维持“O(GND)”，第I板线PLl为“I(VDD2)”。通过这种脉冲电压的施加，出现和铁电体元件内的残留分极状态相应的电压信号，作为节点电压Vl及节点电压V2。若按照图9例子进行具体说明，则作为节点电压Vl的逻辑而出现WL，作为节点电压V2的逻辑而出现WH。也就是说，在节点电压Vl和节点电压V2之间产生和铁电体元件内的残留分极状态的差相应的电压差。其中，在时间点R2R3期间，由于电源电压VDD仍未接通，所以回路结构部LOOP各部的节点电压V3V6均为“O(GND)”，另外输出信号Q为“O(GND)”。接着，在时间点R3，在控制信号El、E2均为“O(GND)”的状态(也就是说，数据写入用驱动器失效、且回路结构部LOOP中正常回路失效的状态)下，对回路结构部LOOP接通第I电源电压VDDl，且对非挥发性存储部NVM接通第2电源电压VDD2。此时，图6中以粗线描绘的信号线变成浮动。还有，在时间点R3R4期间，控制信号E2为“O(GND)”，且多工器MUXl和多工器MUX2的第2输入端(0)被选择，所以节点电压V3的逻辑变成WL，节点电压V4的逻辑变成WH。而且，节点电压V5的逻辑变成WH，节点电压V6的逻辑变成WL。这样，在时间点R3R4期间，装置各部的节点电压VlV6处于仍未稳定的状态(反相器INV3及反相器INV4中的逻辑反转未完全进行，且其输出逻辑未确实地变成“O(GND)”/“I(VDDl)”的状态)。接着，在时间点R4，控制信号E2为“I(VDDl)”，多工器MUXl和多工器MUX2的第I输入端(I)被选择，所以回路结构部LOOP中形成正常回路。伴随着这种信号路径的切换，反相器INV4的输出端(逻辑WH)和反相器INV3的输入端(逻辑WH)连接，反相器INV3的输出端(逻辑WL)和反相器INV4的输入端(逻辑WL)连接。因此，各节点的信号逻辑(WH/WL)不会产生不匹配，之后，在回路结构部LOOP形成正常回路期间，反相器INV3接受逻辑WL的输入，将其输出逻辑提升为“I(VDDl)”，反相器INV4接受逻辑WH的输入，将其输出逻辑下降为“O(GND)”。这样一来，反相器INV3的输出逻辑从不稳定的逻辑WL确定为“O(GND)”，反相器INV4的输出逻辑从不稳定的逻辑WH确定为“I(VDDl)”。这样，在时间点R4，伴随着回路结构部LOOP变成正常回路，从铁电体元件读出的信号(节点电压Vl和节点电压V2的电位差)被回路结构部LOOP放大，作为输出信号Q而恢复电源断开前的保持数据(图9例中的“I(VDDl)”)。然后，在时间点R5，F重置信号FRST再次为“I(VDD2)”，晶体管Qla、Qlb、Q2a、Q2b接通，铁电体元件CLla、CLlb、CL2a、CL2b的各两端之间均短路，所以这些铁电体元件CLla、CLlb、CL2a、CL2b变成未施加任何电压状态。此时，第I板线PLl和第2板线PL2均为“O(GND)”。因此，数据保持装置恢复成和时间点Wl以前相同的状态、即正常的动作状态。如上所述，图9的数据读出动作和图3的数据读出动作不同，从第I电源电压VDDl和第2电源电压VDD2接通之前，便会开始和铁电体元件内的残留分极状态对应的电压信号(节点电压VI、V2)的引出动作。通过这种构成，减少第I电源电压VDDl和第2电源电压VDD2均接通后的动作步骤数(在图3的动作例中需要3个步骤(时间点R3、R4、R5)，相对地在图9的动作例中只需要2个步骤(时间点R4、R5))，从而可以缩短直到恢复成正常动作为止所需要的时间。〈铁电体元件〉接下来，详细说明本实施方式的数据保持装置使用的铁电体元件的特性。图10是用来说明铁电体元件的特性的图。还有，在图10的上段，试一下描绘了对铁电体元件Cs施加电压Vs的情况。而且，在图10的下段左侧表示了铁电体元件Cs的迟滞特性，而在下段右侧则表示了铁电体元件Cs的电容特性。如图10所示，铁电体元件Cs的电容特性会根据在其两端之间施加电压Vs时的残留分极状态而发生变化。具体来说，在对铁电体元件Cs的两端之间施加正极性电压Vs，而将铁电体元件Cs设为非反转状态(S=O)的情况下，其电容值变小。相反，在对铁电体元件Cs的两端之间施加负极性电压Vs而将铁电体元件Cs设为反转状态(S=I)的情况下，其电容值变大。因此，在读出存储于铁电体元件Cs的数据时，需要将所述电容值的差异转换成电压值。因此，本实施方式数据保持装置在从非挥发性存储部NVM读出数据时，是使用非反转状态(S=O)的铁电体元件、和反转状态(S=I)的铁电体元件的电容f禹合。图11是用来说明使用铁电体元件间的电容耦合的数据读出方式的图。还有，图11的上段表示了铁电体元件CLla(铁电体元件CL2a)在反转状态(S=I),且铁电体元件CLlb(铁电体元件CL2b)为非反转状态(S=O)时的电容特性,相反地，图11的下段表示了铁电体元件CLla(铁电体元件CL2a)为非反转状态(S=O),且铁电体元件CLlb(铁电体元件CL2b)为反转状态(S=I)时的电容特性。如上所述，对铁电体元件写入数据时，铁电体元件CLla和CLlb之间、以及铁电体元件CL2a和CL2b之间，彼此的残留分极状态相反，所以其电容特性就变成一方的电容值越大则另一方的电容值越小的关系。因此，将残留分极状态彼此相反的2个铁电体元件CLla和CLlb、以及铁电体元件CL2a和CLK2b串联连接，对其一端施加脉冲电压时，检测两元件间的连接节点出现的节点电压V1、V2(由电容值的比决定的电压值，图11中表述为读出电压Vout)，这样的构成能够将读出电压Vout的振幅值确保在I[V]左右，从而可以大幅改善读出裕量。而且，本实施方式的数据保持装置通过将和铁电体元件CLla、CLlb的电容比相应的节点电压VI、及和铁电体元件CL2a、CL2b的电容比相应的节点电压Vb进行对比，而对从非挥发性存储部NVM读出的数据进行0/1判定，所以反相器的阈值没有必要严格设定。〈第2、第3变形例〉这样，在本实施方式的数据保持装置中，是采用了利用铁电体元件间的电容耦合的数据读出方式，但本发明的构成并不限定于此，如图12(第2变形例)所示，可以构成为通过使用铁电体元件CLla、CL2a、和构成反相器INV3、INV4的晶体管的闸极电容的电容耦合，而从非挥发性存储部NVM读出数据(换句话说是从图I的构成中去除铁电体元件CLlb、CL2b和晶体管Qlb、C2b后的构成)，或者如图13(第3变形例)所示，还可以构成为通过使用铁电体元件CLla、CLlb、和其他电容元件C1、C2的电容耦合，而从非挥发性存储部NVM读出数据。〈对D触发器的应用例>图14是表示对具有设置/重置功能的D触发器(暂存器)的应用例的电路图。如图14所示，在构成D触发器的情况下，锁存电路是串联连接为2段组(主动(master)和从动(slave))，没有必要将主动和从动都变成非挥发化，只要对从动侧的锁存电路应用本发明便可。而且，它的正常动作、对铁电体元件写入数据的动作、及从铁电体元件读出数据的动作除了连接着主动侧的锁存电路这一点以外都和所述说明相同，而各自动作时的信号路径也如图15图17所示，没有必要格外地进行重复说明。其中，图14所示的D触发器中，为了实现设置/重置功能，作为形成回路结构部的逻辑闸极并非使用反相器，而是使用与非运算器NANDlNAND4。还有，如果输入给与非运算器NANDl、NAND3的装置信号SN为“O(GND)”，那么输出信号Q强制性地变成“I(VDDl)”，若输入给与非运算器NAND2、NAND4的重置信号RN为“O(GND)”，那么输出信号Q强制性地变成“O(GND)”。因此，在数据的写入动作时或数据的读出动作时，需要将装置信号SN及重置信号RN设为“I(VDDl)”。〈第4变形例>接下来，一边参照图18，一边详细说明本发明的数据保持装置的第4变形例。图18是表示本发明的数据保持装置的第4变形例的电路图。图14所示的数据保持装置是包括反相器INVlINV7、通路开关SWlSW4、多工器MUXlMUX4、解多工器DeMUXl、DeMUX2、N通道型场效晶体管QllaQlma、QllbQlmb、Q21aQ2ma、Q21bQ2mb、铁电体元件(铁电体电容器)CLlIaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb而成的锁存电路。反相器INVl的输入端连接于数据信号(D)的施加端。反相器INVl的输出端连接于反相器INV2的输入端。反相器INV2的输出端透过通路开关SWl而连接于多工器MUXl的第I输入端⑴。多工器MUXl的输出端连接于反相器INV3的输入端。反相器INV3的输出端连接于反相器INV5的输入端。反相器INV5的输出端连接于输出信号(Q)的取出端。多工器MUX2的第I输入端⑴连接于反相器INV3的输出端。多工器MUX2的输出端连接于反相器INV4的输入端。反相器INV4的输出端透过通路开关SW2而连接于多工器MUXl的第I输入端⑴。这样，本实施方式的数据保持装置具有回路结构部LOOP，S卩，使用回路状连接的2个逻辑闸极(图18中的反相器INV3、INV4)来保持输入的数据信号D。还有，回路结构部LOOP是受到第I电源电压VDDl(例如0.6[V])的供给而被驱动。反相器INV6的输入端连接于多工器MUXl的第I输入端(I)。反相器INV6的输出端透过通路开关SW3而连接于解多工器DeMUXl的输入端。解多工器DeMUXl的第I输出端第m输出端分别连接于多工器MUX4的第I输入端第m输入端。多工器MUX4的输出端连接于多工器MUX2的第2输入端(0)。反相器INV7的输入端连接于多工器MUX2的第I输入端(I)。反相器INV7的输出端透过通路开关SW4而连接于解多工器DeMUX2的输入端。解多工器DeMUX2的第I输出端第m输出端分别连接于多工器MUX3的第I输入端第m输入端。多工器MUX3的输出端连接于多工器MUXl的第2输入端(O)。铁电体元件CLllaCLlma的正极端分别连接于板线PLllPLlm。铁电体元件CLllaCLlma的负极端分别连接于解多工器DeMUXl的第I输出端第m输出端。铁电体元件CLllaIma的两端之间分别连接着晶体管QllaQlma。晶体管QllaQlma的闸极分别连接于F重置信号FRSTlFRSTm的施加端。铁电体元件CLllbCLlmb的正极端分别连接于解多工器DeMUXl的第I输出端第m输出端。铁电体元件CLllbCLlmb的负极端分别连接于板线PL21PL2m。铁电体元件CLllbCLlmb的两端之间分别连接着晶体管QllbQlmb。晶体管QllbQlmb的闸极分别连接于F重置信号FRSTlFRSTm的施加端。铁电体元件CL21aCL2ma的正极端分别连接于板线PLllPLlm。铁电体元件CL21aCL2ma的负极端分别连接于解多工器DeMUX2的第I输出端第m输出端。铁电体元件CL21aCL2ma的两端之间分别连接着晶体管Q21aQ2ma。晶体管Q21aQ2ma的闸极分别连接于F重置信号FRSTlFRSTm的施加端。铁电体元件CL21bCL2mb的正极端分别连接于解多工器DeMUX2的第I输出端第m输出端。铁电体元件CL21bCL2mb的负极端分别连接于板线PL21PL2m。铁电体元件CL21bCL2mb的两端之间分别连接着晶体管Q21bQ2mb。晶体管Q21bQ2mb的闸极分别连接于F重置信号FRSTlFRSTm的施加端。如上所述，本实施方式的数据保持装置具有非挥发性存储部NVM，S卩，使用铁电体元件(CLllaCLlma,CLlIbCLlmb、CL2IaCL2ma、CL21bCL2mb)的迟滞特性，将保持于回路结构部LOOP的数据D非挥发地存储。还有，非挥发性存储部NVM是受到高于第I电源电压VDDl的第2电源电压VDD2(例如I.2[V])的供给而被驱动。而且，在所述构成要素中，通路开关SWl根据时钟信号CLK而接通/断开，通路开关SW2是根据反转时钟信号CLKB(时钟信号CLK的逻辑反转信号)而接通/断开。也就是说，通路开关SWl和通路开关SW2是彼此互斥(互补)地接通/断开。另一方面，通路开关SW3、SW4均根据控制信号El而接通/断开。而且，多工器MUXl、MUX2均根据控制信号E2来切换其信号路径。而且，多工器MUX3、MUX4、和解多工器DeMUXUDeMUX2均根据控制信号SELlSELm来切换其信号路径。也就是说，在本实施方式的数据保持装置中，多工器MUXlMUX4、解多工器DeMUXl、DeMUX2、反相器INV6、INV7、以及通路开关SW3、SW4是作为将回路结构部LOOP和非挥发性存储部NVM电气分离的电路分离部SEP发挥功能。还有，在形成电路分离部SEP的电路要素中，回路结构部LOOP所含的多工器MUXlMUX4是受到第I电源电压VDDl的供给而被驱动，非挥发性存储部NVM所含的解多工器DeMUXl、DeMUX2、和通路开关SW3、SW4是受到第2电源电压VDD2的供给而被驱动。而且，反相器INV6、INV7是受到第I电源电压VDDl和第2电源电压VDD2的双方供给而被驱动，其作为对在回路结构部LOOP和非挥发性存储部NVM之间交换的数据D的电22压电平进行转换的电平位移器发挥功能。还有，对于反相器INV6、INV7的电路构成已经进行了说明，所以省略重复的说明。而且，如之前的图7所示，可以使用3态反相器INV6'、ImT来代替反相器INV6和通路开关SW3、及反相器INV7和通路开关SW4。这样，包含所述构成的数据保持装置为了将数据D以m比特(m彡2)存储而将图I的构成进一步扩展，且构成为包含能够根据控制信号SELlSELm进行选择的第I存储区域第m存储区域。还有，如果按照图18的例子进行说明，那么第X存储区域(I<X<m)是由铁电体元件CLlxa、CLlxb、CL2xa、CL2xb、和晶体管Qlxa、Qlxb、Q2xa、Q2xb形成。但是，本发明的构成并不限定于此，也可以进行和之前的图12、图13相同的变形。接下来，详细说明包含所述构成的数据保持装置的动作。还有，在以下的说明中，对各部的节点电压附加符号，即，将解多工器DeMUXl的第I输出端第m输出端(多工器MUX4的第I输入端第m输入端)分别出现的电压设为VllVlm，将解多工器DeMUX2的第I输出端第m输出端(多工器MUX3的第I输入端第m输入端)分别出现的电压设为V21V2m，将反相器INV4的输入端出现的电压设为V3，将反相器INV4的输出端出现的电压设为V4，将反相器INV3的输入端出现的电压设为V5，将反相器INV3的输出端出现的电压设为V6。图19是用来说明本发明的数据保持装置的一动作例(向第I存储区域写入数据D、从第m存储区域读出数据D的动作)的时序图，从上往下依次表示了电源电压(VDD1、VDD2)、时钟信号CLK、数据信号D、控制信号E1、控制信号E2、控制信号SELl、F重置信号FRST1、板线PLll的施加电压、板线PL21的施加电压、节点电压VII、节点电压V21、控制信号SELm、F重置信号FRSTm、板线PLlm的施加电压、板线PL2m的施加电压、节点电压Vlm、节点电压V2m、及输出信号Q的电压波形。还有，和未被选作数据D的写入目标或读出源的第y存储区域(l<y<m)相关的控制信号SELy、F重置信号FRSTy、板线PLly的施加电压、板线PL2y的施加电压、节点电压Vly、节点电压V2y，在数据D的写入动作中是和未被选作数据D的写入目标的第m存储区域相同，在数据D的读出动作中是和未被选作数据D的读出源的第I存储区域相同，所以适当省略其描绘及说明。首先，说明数据保持装置的正常动作。直到时间点Wl为止，F重置信号FRSTlFRSTm均为“I(高电平VDD2)”，晶体管QllaQlma、QllbQlmb、Q21aQ2ma、Q21bQ2mb均接通，且铁电体兀件CLllaCLlma,CLllbCLlmb、CL21aCL2ma、CL21bCL2mb的各两端之间均短路，所以这些铁电体元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb变成未施加任何电压的状态。还有，板线PLllPLlm和板线PL21PL2m均为“0(低电平:GND)”。而且，直到时间点Wl为止，控制信号El为“O(GND)”,通路开关SW3和通路开关SM断开，所以数据写入用驱动器(图18例中的反相器INV6、INV7)均失效。而且，直到时间点Wl为止，控制信号E2为“I(VDDl)”，多工器MUXl和多工器MUX2的第I输入端(I)被选择，所以回路结构部LOOP中形成正常回路。因此，在时钟信号CLK的高电平期间，通路开关SWl接通，通路开关SW2断开，所以数据信号D作为输出信号Q而直接通过。另一方面，在时钟信号CLK的低电平期间，通路开关SWl断开，通路开关SW2接通，所以在时钟信号CLK的下降边缘，数据信号D锁定。接下来，说明向第I存储区域写入数据的动作。在时间点WlW3期间，时钟信号CLK为“O(GND)”，反转时钟信号CLKB为“I(VDDl)”。因此，第I通路开关SWl断开，第2通路开关接通。这样，通过预先固定时钟信号CLK及反转时钟信号CLKB的逻辑，而可提高对铁电体元件写入数据的动作稳定性。而且，在时间点WlW3期间，为了选择第I存储区域作为数据D的写入目标，控制信号SELl为“I(VDD2)”，其他控制信号SEL2SELm为“O(GND)”。由此，解多工器DeMUXUDeMUX2变成选择将其输入端和第I输出端连结的信号路径的状态，多工器MUX3、MUX4变成选择将其输出端和第I输入端连结的信号路径的状态。而且，在时间点WlW3期间，F重置信号FRSTl为“O(GND)”，晶体管Qlla、Qllb、Q21a、Q21b断开，变成能对铁电体元件CLlla、CLllb、CL21a、CL21b施加电压的状态。另一方面，F重置信号FRST2FRSTm继续维持“I(VDD2)”,所以能够避免第2存储区域第m存储区域中的数据变化。而且，在时间点WlW3期间，控制信号El为“I(VDD2)”，通路开关SW3和通路开关SW4接通。因此，数据写入用驱动器(图18例中的反相器INV6、INV7)均有效。还有，在时间点WlW3期间，与到此之前同样地，控制信号E2为“I(VDDl)”，且多工器MUXl和多工器MUX2的第I输入端(I)被选择，所以回路结构部LOOP中形成正常回路。而且，在时间点WlW2期间，板线PL1UPL21为“O(GND)”，在时间点W2W3期间，板线PL11、PL21为“1(VDD2)”。也就是说，对于板线PL11、PL21施加相同脉冲电压。通过这种脉冲电压的施加，将铁电体元件内部的残留分极状态设定为反转状态/非反转状态中的任一种。如果对图19的例子进行具体说明，则在时间点W1，输出信号Q为“I(VDDl)”，所以节点电压Vll变成“O(GND)”，节点电压V21变成“I(VDDl)”。因此，在时间点WlW2期间，板线PL11、PL21均为“0(6冊)”的期间内，铁电体元件(^11&、CLllb的两端之间变成未施加电压的状态，铁电体元件CL21a的两端之间变成施加了负极性电压的状态，铁电体元件CL21b的两端之间变成施加了正极性电压的状态。另一方面，在时间点W2W3期间，板线PLlUPL21均为“I(VDD2)”的期间内，铁电体元件CL21a、CL21b的两端之间变成未施加电压的状态，铁电体元件CLlIa的两端之间变成施加了正极性电压的状态，铁电体元件CLlIb的两端之间变成施加了负极性电压的状态。这样，通过对板线PL11、PL21施加脉冲电压，而将铁电体元件内部的残留分极状态设定为反转状态/非反转状态中的任一种。还有，在铁电体元件CLlla和CLllb之间、以及铁电体元件CL21a和CL21b之间，彼此的残留分极状态相反。而且，在铁电体元件CLlla和CL21a之间、以及铁电体元件CLllb和CL21b之间，彼此的残留分极状态也相反。还有，在时间点WlW3期间，板线PL12PLlm、PL22PL2m均维持着“O(GND)”。在时间点W3,F重置信号FRSTl再次为“I(VDD2)”，晶体管Qlla、Qllb、Q21a、Q21b接通，铁电体元件CLlla、CLllb,CL21a、CL21b的各两端之间均短路，所以这些铁电体元件CLlla、CLllb、CL21a、CL21b变成未施加任何电压的状态。此时，板线PLlI、PL21均为“O(GND)”。而且，控制信号SELl也是“O(GND)”。而且，在时间点W3，控制信号El再次为“O(GND)”，通路开关SW3和通路开关SM断开，所以数据写入用驱动器(图18例中的反相器INV6、INV7)均失效。还有，虽然控制信号E2不重要，但是在图19的例子中设为“O(GND)”。而且，在时间点W3，F重置信号FRST2FRSTm均维持为“I(VDD2)”，控制信号SEL2SELm、板线PL12PLlm、PL22PL2m均维持为“O(GND)”。而且，在时间点W4，断开对回路结构部LOOP供给第I电源电压VDDl和对非挥发性存储部NVM供给第2电源电压VDD2的动作。此时，F重置信号FRSTlFRSTm均从第I电源电压VDDl和第2电源电压VDD2断开前开始维持为“I(VDD2)”,晶体管QllaQlma、QllbQlmb、Q21aQ2ma、Q21bQ2mb接通，铁电体元件CLllaCLlmaXLllbCLlmb、CL21aCL2ma、CL21bCL2mb的各两端之间均短路。因此,铁电体元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb变成未施加任何电压的状态，所以即便在电源断开时产生电压变动的情况下，铁电体元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb上也不会被施加意外的电压,从而可以避免数据变化。接下来，说明从第m存储区域读出数据的动作。在时间点RlR5期间，时钟信号CLK为“O(GND)”，反转时钟信号CLKB为“I(VDDl)”。因此，第I通路开关SWl断开，第2通路开关接通。这样，通过预先固定时钟信号CLK及反转时钟信号CLKB的逻辑，而可提高从铁电体元件读出数据的动作稳定性。在时间点Rl，首先将所有的F重置信号FRSTlFRSTm设为“I(VDD2)”，晶体管QllaQlma、QllbQlmb、Q21aQ2ma、Q21bQ2mb接通，铁电体元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb的各两端之间均短路。因此,铁电体元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb变成未施加任何电压的状态，所以即便在电源接通时产生电压变动的情况下，铁电体元件CLlIaCLlma、CLlIbCLlmb>CL21aCL2ma、CL21bCL2mb上也不会被施加意外的电压,从而可以避免数据变化。还有，在时间点R1，板线PLllPLlm和板线PL21PL2m均为“O(低电平GND)”。在时间点R2，在控制信号E1、E2均为“O(GND)”的状态(也就是说，数据写入用驱动器失效、且回路结构部LOOP中正常回路失效的状态)下，对回路结构部LOOP接通第I电源电压VDDl，且对非挥发性存储部NVM接通第2电源电压VDD2。接着，在时间点R3，为了选择第m存储区域作为数据D的读出源，将控制信号SELm设为“I(VDD2)”，将其他控制信号SELlSEL(m_l)设为“O(GND)”。由此，解多工器DeMUXl、DeMUX2变成选择将其输入端和第m输出端连结的信号路径的状态，多工器MUX3、MUX4变成选择将其输出端和第m输入端连结的信号路径的状态。而且，在时间点R3，变成F重置信号FRSTm为“O(GND)”，晶体管Qlma、Qlmb、Q2ma、Q2mb断开,而能对铁电体元件CLlma、CLlmb、CL2ma、CL2mb施加电压的状态,另一方面,板线PL2m维持为“O(GND)”，板线PLlm为“I(VDD2)”。通过这种脉冲电压的施加，出现和铁电体元件内的残留分极状态相应的电压信号，作为节点电压Vlm及节点电压V2m。如果对图19的例子(第m存储区域中存储着逻辑“I”的数据D的情况)进行具体说明，则作为节点电压Vlm的逻辑而出现WL，作为节点电压V2m的逻辑而出现WH。也就是说，在节点电压Vlm和节点电压V2m之间产生和铁电体元件内的残留分极状态的差相应的电压差。此时，在时间点R3R4期间，控制信号E2为“O(GND)”，且多工器MUXl和多工器MUX2的第2输入端(O)被选择，所以节点电压V3的逻辑变成WL，节点电压V4的逻辑变成WH。而且，节点电压V5的逻辑变成WH，节点电压V6的逻辑变成WL。这样，在时间点R3R4期间，装置各部的节点电压Vlm、V2m、V3V6处于仍未稳定的状态(反相器INV3及反相器INV4中的逻辑反转未完全进行，其输出逻辑未确实地变成“O(GND)V“I(VDDl)”的状态)。还有，在时间点R3，F重置信号FRSTlFRST(m_l)均维持为“I(VDD2)”，控制信号SELlSEL(m-Ι)、板线PLllPLl(m_l)、PL21PL2(m_l)均维持为“O(GND)”。接着，在时间点R4，控制信号E2为“I(VDDl)”，且多工器MUXl和多工器MUX2的第I输入端(I)被选择，所以回路结构部LOOP中形成正常回路。伴随着这种信号路径的切换，反相器INV4的输出端(逻辑WH)和反相器INV3的输入端(逻辑WH)连接，反相器INV3的输出端(逻辑WL)和反相器INV4的输入端(逻辑WL)连接。因此，各节点的信号逻辑(WH/WL)不会产生不匹配，之后，在回路结构部LOOP中形成正常回路的期间，反相器INV3接受逻辑WL的输入而将其输出逻辑提升为“I(VDDl)”，反相器INV4接受逻辑WH的输入而将其输出逻辑下降为“O(GND)”。这样一来，反相器INV3的输出逻辑从不稳定的逻辑WL确定为“O(GND)”，反相器INV4的输出逻辑从不稳定的逻辑WH确定为“I(VDDl)”。这样，在时间点R4，伴随着回路结构部LOOP变成正常回路，从铁电体元件读出的信号(节点电压Vlm和节点电压V2m的电位差)被回路结构部LOOP放大，作为输出信号Q而恢复第3存储区域的保持数据(图19例中的“I(VDDl)”)。然后，在时间点R5，F重置信号FRSTm再次为“I(VDD2)”，晶体管Qlma、Qlmb、Q2ma、Q2mb接通，铁电体元件CLlma、CLlmb、CL2ma、CL2mb的各两端之间均短路，所以这些铁电体元件CLlma、CLlmb、CL2ma、CL2mb变成未施加任何电压的状态。此时，板线PLlm和板线PL2m均为“0(GND)”。因此，数据保持装置恢复成和时间点Wl以前相同的状态、即正常的动作状态。如上所述，在第4变形例的数据保持装置中，构成为使用铁电体元件的迟滞特性将保持在回路结构部LOOP的数据D非挥发地存储的非挥发性存储部NVM，包含使用了铁电体元件的m个存储区域，根据既定的控制信号SELlSELm，选择作为数据D的写入目标或读出源的存储区域进行使用。通过这种构成，可以实现能够任意切换数个数据D进行使用的数据保持装置。还有，在数据保持装置的正常动作时，铁电体元件是从信号线分离，所以不会由于铁电体元件的增加引起数据保持装置的性能劣化(速度劣化或耗电增加等)。接下来，一边参照图20，一边详细说明从第m存储区域读出数据的动作的变形例。图20是用来说明本发明的数据保持装置的其他动作例的时序图，从上往下依次表示了电源电压(VDDI、VDD2)、时钟信号CLK、数据信号D、控制信号EI、控制信号E2、控制信号SELl、F重置信号FRST1、板线PLll的施加电压、板线PL21的施加电压、节点电压VII、节点电压V21、控制信号SELm、F重置信号FRSTm、板线PLlm的施加电压、板线PL2m的施加电压、节点电压Vlm、节点电压V2m、及输出信号Q的电压波形。还有，和未被选作数据D的写入目标或读出源的第y存储区域(I<y<m)相关的控制信号SELy、F重置信号FRSTy、板线PLly的施加电压、板线PL2y的施加电压、节点电压Vly、节点电压V2y在数据D的写入动作中，和未被选作数据D的写入目标的第m存储区域相同，在数据D的读出动作中，和未被选作数据D的读出源的第I存储区域相同，所以适当省略其描绘及说明。在时间点RlR5期间，时钟信号CLK为“O(GND)”，反转时钟信号CLKB为“I(VDDl)”。因此，第I通路开关SWl断开，第2通路开关接通。这样，通过预先固定时钟信号CLK及反转时钟信号CLKB的逻辑，而可提高从铁电体元件读出数据的动作稳定性。在时间点Rl，首先将F重置信号FRSTlFRSTm设为“I(VDD2)”，晶体管QllaQlma,QllbQlmb、Q21aQ2ma、Q21bQ2mb接通，铁电体元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb的各两端之间均短路。因此,铁电体元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb变成未施加任何电压的状态，所以即便在电源接通时产生电压变动的情况下，铁电体元件CLllaCLlma、CLllbCLlmb、CL21aCL2ma、CL21bCL2mb上也不会被施加意外的电压，从而可以避免数据变化。还有，在时间点R1，板线PLllPLlm和板线PL21PL2m均为“O(低电平GND)”。在时间点R2，变成F重置信号FRSTm为“O(GND)”,晶体管Qlma、Qlmb、Q2ma、Q2mb断开，而能对铁电体元件CLlma、CLlmb、CL2ma、CL2mb施加电压的状态，另一方面，板线PL2m维持为“O(GND)”，板线PLlm为“I(VDD2)”。通过这种脉冲电压的施加，出现和铁电体元件内的残留分极状态对应的电压信号，作为节点电压Vlm及节点电压V2m。如果对图20的例子(第3存储区域中存储着逻辑“I”的数据D的情况)进行具体说明，则作为节点电压Vlm的逻辑而出现WL，作为节点电压V2m的逻辑而出现WH。也就是说，节点电压Vlm和节点电压V2m之间产生和铁电体元件内的残留分极状态的差相应的电压差。然而，在时间点R2R3期间，由于第I电源电压VDDl仍未接通，所以回路结构部LOOP各部的节点电压V3V6均变成“O(GND)”，输出信号Q也变成“O”(GND)。接着，在时间点R3，为了选择第m存储区域作为数据D的读出源，将控制信号SELm设为“I(VDD2)”，将其他控制信号SELlSEL(m_l)设为“O(GND)”。由此，解多工器DeMUXl、DeMUX2变成选择将其输入端和第m输出端连结的信号路径的状态，多工器MUX3、MUX4变成选择将其输出端和第m输入端连结的信号路径的状态。而且，在时间点R3，在控制信号El、E2均为“O(GND)”的状态(也就是说，数据写入用驱动器失效、且回路结构部LOOP中正常回路失效的状态)下，对回路结构部LOOP接通第I电源电压VDDl，且对非挥发性存储部NVM接通第2电源电压VDD2。还有，在时间点R3R4期间，控制信号E2为“O(GND)”，且多工器MUXl和多工器MUX2的第2输入端(0)被选择，所以节点电压V3的逻辑变成WL，节点电压V4的逻辑变成WH。而且，节点电压V5的逻辑变成WH，节点电压V6的逻辑变成WL。这样，在时间点R3R4期间，装置各部的节点电压VlV6处于仍未稳定的状态(反相器INV3及反相器INV4中的逻辑反转未完全进行，其输出逻辑未确实地变成“O(GND)”/“I(VDDl)”的状态)。接着，在时间点R4，控制信号E2为“I(VDDl)”，且多工器MUXl和多工器MUX2的第I输入端(I)被选择，所以回路结构部LOOP中形成正常回路。伴随着这种信号路径的切换，反相器INV4的输出端(逻辑WH)和反相器INV3的输入端(逻辑WH)连接，反相器INV3的输出端(逻辑WL)和反相器INV4的输入端(逻辑WL)连接。因此，各节点的信号逻辑(WH/WL)不会产生不匹配，之后，在回路结构部LOOP中形成正常回路的期间，反相器INV3接受逻辑WL的输入而将其输出逻辑提升为“I(VDDl)”，反相器INV4接受逻辑WH的输入而将其输出逻辑下降为“O(GND)”。这样一来，反相器INV3的输出逻辑从不稳定的逻辑WL确定为“O(GND)”，反相器INV4的输出逻辑从不稳定的逻辑WH变成“I(VDDl)”。这样，在时间点R4，伴随着回路结构部LOOP变成正常回路，从铁电体元件读出的信号(节点电压Vlm和节点电压V2m的电位差)被回路结构部LOOP放大，作为输出信号Q而恢复第3存储区域的保持数据(图20例中的“I(VDDl)”)。然后，在时间点R5，F重置信号FRSTm再次为“I(VDD2)”，晶体管Qlma、Qlmb、Q2ma、Q2mb接通，铁电体元件CLlma、CLlmb、CL2ma、CL2mb的各两端之间均短路，所以这些铁电体元件CLlma、CLlmb、CL2ma、CL2mb变成未施加任何电压的状态。此时，板线PLlm和板线PL2m均为“O(GND)”。因此，数据保持装置恢复成和时间点Wl以前相同的正常动作状态。如上所述，图20的数据读出动作和图19的数据读出动作不同，构成为从第I电源电压VDDl和第2电源电压VDD2接通之前，便开始和铁电体元件内的残留分极状态对应的电压信号(节点电压Vlm、V2m)的引出动作。通过这种构成，可以减少将第I电源电压VDDl和第2电源电压VDD2接通后的动作步骤数(图19的动作例中需要3个步骤(时间点R3、R4、R5)，相对地图20的动作例中只需要2个步骤(时间点R4、R5))，从而可以缩短直到恢复成正常动作为止所需要的时间。〈CPU处理切换动作>接下来，一边参照图21，一边说明将第4变形例的数据保持装置应用于CPU时的处理切换动作。图21是表示利用数据替换进行处理切换动作的一例的示意图，其示意性表示了如下状况通过将数据保持装置的第I存储区域和第m存储区域任意地切换使用，而将处理A(例如动画压缩处理)和处理B(例如表计算处理)交替切换。还有，在图21的左侧，以纵轴为时间轴而表示处理A和处理B交替切换的状况，在图21的右侧，示意性表示CPU内部使用的数据保持装置的动作状态。从处理A转到处理B的情况下，数据保持装置通过将处理A相关的数据DA写入到第I存储区域(CLllaCL21b)，从第m存储区域(CLlmaCL2mb)读出处理B相关的数据DB，而进行数据保持装置中存储的数据的替换处理。另一方面，从处理B转到处理A的情况下，和所述相反地，数据保持装置通过将处理B相关的数据DB写入到第m存储区域(CLlmaCL2mb)，从第I存储区域(CLllaCL21b)读出处理A相关的数据DA，而进行数据保持装置中存储的数据的替换处理。通过这种数据的替换处理，可以瞬间切换由CPU执行的处理。还有，通过数据替换来进行CPU的处理切换时，不一定必须要之前图19、图20所示的电源断开期间。<单元图案>接下来，一边参照图22图25，一边详细说明铁电体元件的单元图案的布局。图22图25分别是表不铁电体兀件的单兀图案的第I布局例第4布局例的不意图。还有，图中的符号ad分别表示铁电体元件，符号X、y分别表示元件间距离。在半导体基板上形成数个铁电体元件时，在其布局阶段所有的铁电体元件均设计成相同形状(例如俯视时为正方形或长方形的形状)，但是从制程的特性上来说，经过遮罩制程(maskingprocess)或蚀刻制程后,形成在半导体基板上的实际元件形状大多不会是设计好的形状。例如，在图22中，铁电体元件a、d任意四边都没有其他元件靠近，所以元件的拐角(corner)部分容易被蚀刻，形成在半导体基板上的实际元件形状是每个元件的四角都变成相对较大的圆形。另一方面，铁电体元件b、c是以各自的一边彼此相向的形式相互接近，所以包括所述一边在内的元件拐角部分不容易被蚀刻，形成在半导体基板上的实际元件形状是，每个元件的四角中，彼此相向的两个角变成相对较小的圆形，其他两个角变成相对较大的圆形。图23图25的例子也一样。这样，形成在半导体基板上的实际元件形状是四角的蚀刻程度根据元件的疎密而互不相同，铁电体元件CLla和铁电体元件CLlb的对(pair)、以及铁电体元件CL2a和铁电体元件CL2b的对，分别配置成和形成在半导体基板上的实际形状相等便可。对于图22的例子，可以将铁电体元件a、d设为第I对，将铁电体元件b、c设为第2对。而且，对于图23的例子，可以将铁电体元件a、b设为第I对，将铁电体元件c、d设为第2对(参照图中(a))，或者还可以将铁电体元件a、c设为第I对，将铁电体元件b、d设为第2对(参照图中(b))。而且，对于图24的例子，可以将铁电体元件a、c设为第I对，将铁电体元件b、d设为第2对(参照图中(a))，也可以将铁电体元件a、b设为第I对，将铁电体元件c、d设为第2对(参照图中(b))，或者，还可以将铁电体元件a、d设为第I对，将铁电体元件b、c设为第2对(参照图中(C))。而且，对于图25的例子，将铁电体元件a、d设为第I对，将铁电体元件b、c设为第2对便可。通过进行这种单元图案的布局，使一对铁电体元件的形状(面积)一致，可以提高其对性，另外可以提高数据保持装置的数据保持特性。而且，如图18所示，对于设置着数个存储区域的情况也和所述一样，对于铁电体元件CLllaCLlma和铁电体元件CLllbCLlmb的对、以及铁电体元件CL21aCLlma和铁电体元件CL21bCL2mb的对而言，重要是使彼此的形状(面积)一致。<第5变形例>接下来，一边参照图26，一边详细说明本发明的数据保持装置的第5变形例。图26是表示本发明的数据保持装置的第5变形例的电路图。还有，目前为止的说明中，例示的是对回路结构部LOOP和非挥发性存储部NVM分别供给不同电源电压的构成，但是本发明的构成并不限定于此，也可以构成为对回路结构部LOOP和非挥发性存储部NVM双方供给相同电源电压。因此，在以下说明的第5变形例中，并不提及对回路结构部LOOP和非挥发性存储部NVM分别供给的电源电压的一致/不一致，而是重点说明和之前说明的其他构成的不同部分。如图26所示，本变形例的数据保持装置除了包括回路结构部LOOP、非挥发性存储部NVM、及电路分离部SEP以外，还包括设置/重置控制部SRC、时钟脉冲控制部CPC、测试电路部TEST，它作为具有设置/重置功能的D触发器(暂存器)而发挥功能。回路结构部LOOP包括与非运算器NANDlNAND4、通路开关SWl、Sff2,Sff5,Sff6,反相器INV5及INV5,、3态反相器INV8及INVV。反相器INV8的输入端连接于数据D的输入端。反相器INV8'的输入端连接于扫描数据SD的输入端。反相器INV8及INV8'的输出端均透过通路开关SW6而连接于与非运算器NANDl的第I输入端。与非运算器NANDl的第2输入端连接于内部装置信号SNL的输入端。与非运算器NANDl的输出端连接于与非运算器NAND2的第I输入端，另一方面还透过通路开关SWl而连接于与非运算器NAND4的第I输入端。与非运算器NAND2的第2输入端连接于内部重置信号RNL的输入端。与非运算器NAND2的输出端透过通路开关SW5而连接于与非运算器NANDl的第I输入端。与非运算器NAND4的第2输入端连接于内部重置信号RNL的输入端。与非运算器NAND4的输出端透过反相器INV5而连接于输出数据Q的输出端，另一方面还透过反相器INV5'而连接于扫描输出数据SO的输出端。而且，与非运算器NAND4的输出端还连接于与非运算器NAND3的第I输入端。与非运算器NAND3的第2输入端连接于内部装置信号SNL的输入端。与非运算器NAND3的输出端透过通路开关SW2而连接于与非运算器NAND4的第I输入端。反相器INV8的控制端连接于反转扫描控制信号SCB(扫描控制信号SCB的逻辑反转信号)的输入端。反相器INV8'的控制端连接于扫描控制信号SC的输入端。因此,反相器INV8和反相器INV8'是彼此互斥(互补)地将其输出端变成高阻抗状态。通路开关SWl的控制端和通路开关SW5的控制端均连接于内部时钟信号CPL的输入端。通路开关SW2的控制端和通路开关SW6的控制端均连接于反转内部时钟信号CPLB(内部时钟信号CPL的逻辑反转信号)的输入端。因此，通路开关SWl及SW5、和通路开关SW2及SW6是彼此互斥(互补)地接通/断开。更具体来说，当通路开关SWl及SW5接通时，通路开关SW2及SW6断开，相反，当通路开关SWl及SW5断开时，通路开关SW2及SW6接通。这样，在本变形例的数据保持装置中，也和所述实施例同样地具有回路结构部LOOP的基本构成，即，使用回路状连接的逻辑闸极(主动侧为与非运算器NANDl及NAND2，从动侧为与非运算器NAND3及NAND4)，来保持输入的数据信号D。但是，形成本变形例的数据保持装置的回路结构部LOOP具有去除多工器MUXl及MUX2，无需数据保存/恢复时的时钟停止处理；及具有使用扫描路径的串联数据的输入输出功能等特征。非挥发性存储部NVM包括铁电体元件CLla、CLlb、CL2a、及CL2b、以及N通道型MOS场效晶体管Qla,Qlb,Q2a、及Q2b。铁电体元件CLla的正极端连接于D系统的第I板线PL1D。铁电体元件CLla的负极端透过电路分离部SEP(反相器INV9)而连接于形成回路结构部LOOP的与非运算器NAND4的第I输入端。在铁电体元件CLla的两端之间连接着晶体管Qla。晶体管Qla的闸极连接于D系统的F重置信号FRSTD的施加端。铁电体元件CLlb的正极端透过电路分离部SEP(反相器INV9)而连接于形成回路结构部LOOP的与非运算器NAND4的第I输入端。铁电体元件CLlb的负极端连接于D系统的第2板线PL2D。铁电体元件CLlb的两端之间连接着晶体管Qlb。晶体管Qlb的闸极连接于D系统的F重置信号FRSTD的施加端。铁电体元件CL2a的正极端连接于U系统的第I板线PL1U。铁电体元件CL2a的负极端透过电路分离部SEP(反相器INV10)而连接于形成回路结构部LOOP的与非运算器NAND3的第I输入端。在铁电体元件CL2a的两端之间连接着晶体管Q2a。晶体管Q2a的闸极连接于U系统的F重置信号FRSTU的施加端。铁电体元件CL2b的正极端透过电路分离部SEP(反相器INV10)而连接于形成回路结构部LOOP的与非运算器NAND3的第I输入端。铁电体元件CL2b的负极端连接于U系统的第2板线PL2U。在铁电体元件CL2b的两端之间连接着晶体管Q2b。晶体管Q2b的闸极连接于U系统的F重置信号FRSTU的施加端。这样，在本变形例的数据保持装置中，也和所述实施例同样地具有非挥发性存储部NVM的基本构成，即，使用铁电体元件(CLla、CLlb、CL2a、CL2b)的迟滞特性，将保持于回路结构部LOOP的数据D非挥发地存储。但是，形成本变形例的数据保持装置的非挥发性存储部NVM具有如下特征为了使用测试电路部TEST进行铁电体元件(CLla、CLlb、CL2a、CL2b)的特性评估，对应2系统(U系统/D系统)分别具有第I板线、第2板线、及F重置信号线。电路分离部SEP作为将回路结构部LOOP和非挥发性存储部NVM电气分离的机构，而包含3态反相器INV9及INV10。反相器INV9及INVlO各自的输出端均根据控制信号El而变成高阻抗状态。设置/重置控制部SRC包含感测放大器(差动放大器)SA、和与运算器ANDl及AND2。感测放大器SA的第I输入端连接于非挥发性存储部NVM的D系统输出端(铁电体元件CLla的负极端和铁电体元件CLlb的正极端的连接节点)。感测放大器SA的第2输入端连接于非挥发性存储部NVM的U系统输出端(铁电体元件CL2a的负极端和铁电体元件CL2b的正极端的连接节点)。感测放大器SA的第I输出端(反转形式)连接于与运算器ANDl的第I输入端。与运算器ANDl的第2输入端连接于外部装置信号SN的输入端。与运算器ANDl的输出端作为内部装置信号SNL的输出端发挥功能。感测放大器SA的第2输出端连接于与运算器AND2的第I输入端。与运算器AND2的第2输入端连接于外部重置信号RN的输入端。与运算器AND2的输出端作为内部重置信号RNL的输出端发挥功能。感测放大器SA的控制端连接于感测放大器使能(enable)信号SAE的输入端。还有，包含所述构成的设置/重置控制部SRC的具体动作将于下文详细说明。时钟脉冲控制部CPC包含与非运算器NAND5。与非运算器NAND5的第I输入端连接于外部时钟信号CP的输入端。与非运算器NAND5的第2输入端(反转输入形式)连接于数据保持控制信号HS的输入端。与非运算器NAND5的输出端作为内部时钟信号CPL的输出端发挥功能。因此，当数据保持控制信号HS为高电平(时钟失效状态)时，内部时钟信号CPL不依赖于外部时钟信号CP而始终变成高电平的信号，当数据保持控制信号HS为低电平(时钟有效状态)时，内部时钟信号CPL变成外部时钟信号CP的逻辑反转信号。测试电路部TEST包括3态反相器INVllINV14、及通路开关SW7SW10。反相器INVll及INV12的输入端均连接于第I数字板线PL1_D。反相器INVll的输出端连接于U系统的第I板线PL1U。反相器INV12的输出端连接于D系统的第I板线PL1D。反相器INVll的控制端连接于U系统的反转模拟使能信号TESTUB(模拟使能信号TESTU的逻辑反转信号)的输入端。反相器INV12的控制端连接于D系统的反转模拟使能信号TESTDB(模拟使能信号TESTD的逻辑反转信号)的输入端。通路开关SW7的输入端连接于U系统的第I模拟板线PL1U_A。通路开关SW7的输出端连接于U系统的第I板线PL1U。通路开关SW7的控制端连接于U系统的模拟使能信号TESTU的输入端。通路开关SW8的输入端连接于D系统的第I模拟板线PL1D_A。通路开关SW8的输出端连接于D系统的第I板线PL1D。通路开关SW8的控制端连接于D系统的模拟使能信号TESTD的输入端。反相器INV13及INV14的输入端均连接于第2数字板线PL2_D。反相器INV13的输出端连接于U系统的第2板线PL2U。反相器INV14的输出端连接于D系统的第2板线PL2D。反相器INV13的控制端连接于U系统的反转模拟使能信号TESTUB(模拟使能信号TESTU的逻辑反转信号)的输入端。反相器INV14的控制端连接于D系统的反转模拟使能信号TESTDB(模拟使能信号TESTD的逻辑反转信号)的输入端。通路开关SW9的输入端连接于U系统的第2模拟板线PL2U_A。通路开关SW9的输出端连接于U系统的第2板线PL2U。通路开关SW9的控制端连接于U系统的模拟使能信号TESTU的输入端。通路开关SWlO的输入端连接于D系统的第2模拟板线PL2D_A。通路开关SWlO的输出端连接于D系统的第2板线PL2D。通路开关SWlO的控制端连接于D系统的模拟使能信号TESTD的输入端。在包含所述构成的测试电路部TEST中，U系统的模拟使能信号TESTUJPD系统的模拟使能信号TESTD彼此为背反(departure)逻辑。具体来说，当U系统的模拟使能信号TESTU为高电平(使能逻辑)时，D系统的模拟使能信号TESTD设为低电平(无效(disable)逻辑)。相反，当U系统的模拟使能信号TESTU为低电平(无效逻辑)时，D系统的模拟使能信号TESTD设为高电平(使能逻辑)。还有，对于包含所述构成的测试电路部TEST的具体动作将于下文详细说明。图27是表示第5变形例的数据保持装置使用的信号针的框图，图28是所述信号针的功能说明表。如两图所示，在本变形例的数据保持装置中，作为逻辑控制用的信号针而设有时钟端子(CP)、数据输入端子(D)、预设端子(SN)、清除(clear)端子(RN)、扫描数据输入端子(SD)及扫描控制端子(SC)。而且，作为铁电体元件控制用的信号针而设有铁电体元件写入使能端子(El)、数据保持端子(HS)、感测放大器使能端子(SAE)、U系统铁电体元件重置端子(FRSTU)、D系统铁电体元件重置端子(FRSTD)、第I板线数字输入端子(PL1_D)、及第2板线数字输入端子(PL2_D)。而且，作为铁电体元件测试用的信号针设有U系统的PL1/2模拟使能端子(TESTU)、D系统的PL1/2模拟使能端子(TESTD)、PLlU模拟输入端子(PL1U_A)、PL2U模拟输入端子(PL2U_A)、PLlD模拟输入端子(PL1D_A)、PL2D模拟输入端子(PL2D_A)、扫描输出端子(S0)、及输出端子(Q)。图29是表示感测放大器SA的一构成例的电路图。本构成例的感测放大器SA包括P通道型场效晶体管PlP4、及N通道型场效晶体管NIN5。晶体管Pl的源极和背闸极(backgate)连接于电源电压VDD的施加端。晶体管Pl的汲极连接于感测放大器SA的第2输出端(第2输出信号SDC_0UT的输出端)。晶体管Pl的闸极连接于感测放大器使能信号SAE的输入端。晶体管P2的源极和背闸极连接于电源电压VDD的施加端。晶体管P2的汲极连接于感测放大器SA的第2输出端(第2输出信号SDC_0UT的输出端)。晶体管P2的闸极连接于感测放大器SA的第I输出端(第I输出信号SDnC_0UT的输出端)。晶体管P3的源极和背闸极连接于电源电压VDD的施加端。晶体管P3的汲极连接于感测放大器SA的第I输出端(第I输出信号SDnC_0UT的输出端)。晶体管P3的闸极连接于感测放大器SA的第2输出端(第2输出信号SDC_0UT的输出端)。晶体管P4的源极和背闸极连接于电源电压VDD的施加端。晶体管P4的汲极连接于感测放大器SA的第I输出端(第I输出信号SDnC_0UT的输出端)。晶体管P4的闸极连接于感测放大器使能信号SAE的输入端。晶体管NI的汲极连接于感测放大器SA的第2输出端(第2输出信号SDC_0UT的输出端)。晶体管NI的源极连接于晶体管N3的汲极。晶体管NI的闸极连接于感测放大器SA的第I输出端(第I输出信号SDnC_0UT的输出端)。晶体管NI的背闸极连接于接地电压VSS的施加端。晶体管N2的汲极连接于感测放大器SA的第I输出端(第I输出信号SDnC_0UT的输出端)。晶体管N2的源极连接于晶体管N4的汲极。晶体管N2的闸极连接于感测放大器SA的第2输出端(第2输出信号SDC_0UT的输出端)。晶体管N2的背闸极连接于接地电压VSS的施加端。晶体管N3的汲极连接于晶体管NI的源极。晶体管N3的源极连接于晶体管N5的汲极。晶体管N3的闸极连接于源极放大器SA的第I输入端(第I输入信号SDnC的输入端)。晶体管N3的背闸极连接于接地电压VSS的施加端。晶体管N4的汲极连接于晶体管N2的源极。晶体管N4的源极连接于晶体管N5的汲极。晶体管N4的闸极连接于源极放大器SA的第2输入端(第2输入信号SDC的输入端)。晶体管N4的背闸极连接于接地电压VSS的施加端。晶体管N5的汲极连接于晶体管N3及N4的各源极。晶体管N5的源极和背闸极连接于接地电压VSS的施加端。晶体管N5的闸极连接于感测放大器使能信号SAE的输入端。在包含所述构成的源极放大器SA中，当感测放大器使能信号SAE为高电平(使能逻辑)时，变成晶体管Pl及P2断开，晶体管N5接通，源极放大器SA的动作被允许的状态。此时，如果第I输入信号SDnC的电压高于第2输入信号SDC，那么第I输出信号SDnC_0UT变成高电平(电源电压VDD)，第2输出信号SDC_0UT变成低电平(接地电压VSS)。相反，如果第I输入信号SDnC的电压低于第2输入信号SDC,那么第I输出信号SDnC_0UT变成低电平(接地电压VSS)，第2输出信号SDC_0UT变成高电平(电源电压VDD)。另一方面，当感测放大器使能信号SAE为低电平(无效逻辑)时，变成晶体管Pl及P2接通，晶体管N5断开，源极放大器SA的动作被禁止的状态。此时，第I输出信号SDnC_0UT及第2输出信号SDC_0UT不依赖于第I输入信号SDnC及第2输入信号SDC，始终固定为高电平(电源电压VDD)。接下来，一边参照图式，一边说明包含所述构成的数据保持装置的动作。首先，说明数据保持装置的正常动作。图30是表示正常动作时的装置各部的动作状态的电路图。在数据保持装置的正常动作时，时钟脉冲控制部CPC中为了使外部时钟信号CP有效而输入低电平(O)的数据保持控制信号HS。由此，外部时钟信号CP(更准确来说是其逻辑反转信号)作为内部时钟信号CPL，而从时钟脉冲控制部CPC供给至回路结构部L00P，所以回路结构部LOOP中，根据内部时钟信号CPL(进一步讲是外部时钟信号CP)，进行数据信号D的锁定动作。而且，在数据保持装置的正常动作时，电路分离部SEP中为了断开3态反相器INV9及INVlO(相当于面向铁电体元件的写入驱动器)而输入低电平(O)的控制信号E1。由此，3态反相器INV9及INVlO的输出端均变成高阻抗状态，回路结构部LOOP和非挥发性存储部NVM电气分离。而且，在数据保持装置的正常动作时，非挥发性存储部NVM中输入高电平(I)的F重置信号FRSTD,FRSTU0由此，晶体管Qla、Qlb、Q2a、Q2b均接通，铁电体元件CLla、CLlb、CL2a、CL2b的各两端之间均短路，所以能够避免对各铁电体元件意外的电压施加。还有，此时第I板线PL1D、PL1U、及第2板线PL2D、PL2U中均施加低电平(O)的电压信号。而且，在数据保持装置的正常动作时，设置/重置控制部SRC中输入低电平(O)的感测放大器使能信号SAE。由此，源极放大器SA的第I输出信号SDnC_0UT、及第2输出信号SDC_0UT均固定为高电平。因此，外部装置信号SN及外部重置信号RN直接作为内部装置信号SNL及内部重置信号RNL，而从设置/重置控制部SRC输出至回路结构部LOOP。而且，在数据保持装置的正常动作时，测试电路部TEST中输入低电平(O)的模拟使能信号TESTD、TESTU。由此，开关SW7SWlO均断开，3态反相器INVllINV14均接通。还有，此时，第I数字板线PL1_D、及第2数字板线PL2_D*均施加高电平(I)的电压信号。因此，第I板线PL1D、PL1U、及第2板线PL2D、PL2U中分别透过3态反相器INVllINV14而施加低电平(O)的电压信号。而且，此时，第I模拟板线PL1D_A、PL1U_A、及第2模拟板线PL2D_A、PL2U_A中均施加低电平(O)的电压信号。接下来，说明数据保持装置的数据写入动作(向非挥发性存储部NVM保存数据的动作)。图31是表示数据写入动作时的装置各部的动作状态的电路图。在数据保持装置的数据写入动作时，时钟脉冲控制部CPC中为了使外部时钟信号CP失效而输入高电平(I)的数据保持控制信号HS。由此，可以不依赖于外部时钟信号CP而将内部时钟信号CPL固定为高电平，所以能够以回路结构部LOOP的存储数据(也就是说，应保存至非挥发性存储部NVM的数据)的内容不发生变化的方式，断开数据信号D的输入路径，进一步可以提高对非挥发性存储部NVM写入数据的动作(数据保存动作)的稳定性。而且，在数据保持装置的数据写入动作时，电路分离部SEP中为了将3态反相器INV9及INV10(相当于面向铁电体元件的写入驱动器)接通而输入高电平(I)的控制信号El。由此，3态反相器INV9及INV10变成可以输出各自的逻辑反转的状态，回路结构部LOOP与非挥发性存储部NVM电气导通。而且，在数据保持装置的数据写入动作时，非挥发性存储部NVM中输入低电平(0)的F重置信号FRSTD,FRSTU0由此，晶体管Qla、Qlb、Q2a、Q2b均断开，铁电体元件CLla、CLlb、CL2a、CL2b的各两端之间均为开放(open)状态(非短路状态)，可以对各铁电体元件施加数据写入电压。还有，此时，第I板线PL1D、PL1U、及第2板线PL2D、PL2U均施加相同脉冲电压信号(例如从高电平到低电平)作为所述数据写入电压。通过这种脉冲电压信号的施加，而将铁电体元件内部的残留分极状态设定为反转状态/非反转状态中的任一种。关于这一点如上所述，所以省略重复的说明。而且，在数据保持装置的数据写入动作时，设置/重置控制部SRC中和正常动作时同样地输入低电平(0)的感测放大器使能信号SAE。由此,源极放大器SA的第I输出信号SDnC_0UT、及第2输出信号SDC_0UT均固定为高电平。因此，外部装置信号SN及外部重置信号RN直接作为内部装置信号SNL及内部重置信号RNL，而从设置/重置控制部SRC输出至回路结构部LOOP。而且，在数据保持装置的数据写入动作时，测试电路部TEST中和正常动作时同样地输入低电平(O)的模拟使能信号TESTD、TESTU。由此，开关SW7SWlO均断开，3态反相器INVllINV14均接通。还有，此时，第I数字板线PL1_D、及第2数字板线PL2_D中均施加相同脉冲电压信号(例如从低电平到高电平)。因此，第I板线PL1D、PL1U、及第2板线PL2D、PL2U中分别透过3态反相器INVllINV14而施加相同脉冲电压信号(例如从高电平到低电平)。而且，此时，第I模拟板线PL1D_A、PL1U_A、及第2模拟板线PL2D_A、PL2U_A中均施加低电平(O)的电压信号。接下来，说明数据保持装置的数据读出动作(向回路结构部LOOP恢复数据的动作)。图32是表示数据读出动作时的装置各部的动作状态的电路图。在数据保持装置的数据读出动作时，时钟脉冲控制部CPC中和正常动作时同样地为了使外部时钟信号CP有效而输入低电平(O)的数据保持控制信号HS。由此，外部时钟信号CP(更准确来说是其逻辑反转信号)作为内部时钟信号CPL，而从时钟脉冲控制部CPC供给至回路结构部LOOP。这样，在第5变形例的数据保持装置中，是不停止外部时钟信号CP的输入而从非挥发性存储部NVM向回路结构部LOOP恢复数据。而且，在数据保持装置的数据读出动作时，电路分离部SEP中和正常动作时同样地为了将3态反相器INV9及INV10(相当于面向铁电体元件的写入驱动器)断开，而输入低电平(0)的控制信号El。由此，3态反相器INV9及INV10的输出端均变成高阻抗状态，回路结构部LOOP与非挥发性存储部NVM电气分离。而且，在数据保持装置的数据读出动作时，非挥发性存储部NVM中输入低电平(0)的F重置信号FRSTD,FRSTU。由此，晶体管Qla、Qlb、Q2a、Q2b均断开，铁电体元件CLla、CLlb、CL2a、CL2b的各两端之间均为开放状态(非短路状态)，所以能够对各铁电体元件施加数据读出电压。还有，此时，作为所述数据读出电压，是将第2板线PL2D、PL2U维持为低电平而对第I板线PL1D、PL1U施加既定的脉冲电压信号(例如从低电平到高电平)。通过这种脉冲电压信号的施加，非挥发性存储部NVM的D系统输出端(铁电体元件CLla的负极端和铁电体元件CLlb的正极端的连接节点)、及U系统输出端(铁电体元件CL2a的负极端和铁电体元件CL2b的正极端的连接节点)分别出现和铁电体元件内的残留分极状态对应的恢复电压信号(相当于源极放大器SA的第I输入信号SDnC、及第2输入信号SDC)。关于这一点和所述内容相同，所以省略重复的说明。而且，在数据保持装置的数据读出动作时，设置/重置控制部SRC中输入高电平(I)的感测放大器使能信号SAE。由此，源极放大器SA的第I输出信号SDnC_0UT、及第2输出信号SDC_0UT分别变成和第I输入信号SDnC的电压电平及第2输入信号SDC的电压电平的高低相应的逻辑电平。具体来说，如果第I输入信号SDnC的电压高于第2输入信号SDC，则第I输出信号SDnC_0UT变成高电平(I)，第2输出信号SDC_0UT变成低电平(0)。相反，如果第I输入信号SDnC的电压低于第2输入信号SDC,则第I输出信号SDnC_0UT变成低电平(0)，第2输出信号SDC_0UT变成高电平(I)。而且，在数据保持装置的数据读出动作时，输入至设置/重置控制部SRC的外部装置信号SN及外部重置信号RN均固定为高电平(I)。由此，源极放大器SA的第I输出信号SDnC_0UT及第2输出信号SDC_0UT直接作为内部装置信号SNL及内部重置信号RNL，而从设置/重置控制部SRC输出至回路结构部LOOP。还有，在回路结构部LOOP中，如果输入至与非运算器NANDI、NAND3的内部装置信号SNL变成低电平(O)，则输出信号Q强制性地变成高电平(1)，如果输入至与非运算器NAND2.NAND4的内部重置信号RNL变成低电平(O)，则输出信号Q强制性地变成低电平(O)。也就是说，在第5构成例的数据保持装置中，通过基于非挥发性存储部NVM的输出信号，来进行回路结构部LOOP的设置/重置控制(内部装置信号SNL及内部重置信号RNL的生成控制)，可以实现数据的读出动作(恢复动作)。例如，在数据保持装置的数据写入动作中，要考虑从回路结构部LOOP写入到非挥发性存储部NVM的保存数据为“I”的情况。这种情况下，通过数据保持装置的数据读出动作而从非挥发性存储部NVM输入至设置/重置控制部SRC的第I输入信号SDnC的电压，比同样从非挥发性存储部NVM输入至设置/重置控制部SRC的第2输入信号SDC的电压低。因此，源极放大器SA的第I输出电压SDnC_0UT变成低电平(O)，进一步内部装置信号SNL变成低电平(0)，所以输出信号Q强制性地被设为高电平(I)。这意味着写入至挥发性存储部NVM的保存数据“I”恢复到回路结构部LOOP中。相反，考虑通过数据保持装置的数据写入动作，从回路结构部LOOP写入至非挥发性存储部NVM的保存数据为“O”的情况。这种情况下，通过数据保持装置的数据读出动作，而从非挥发性存储部NVM输入至设置/重置控制部SRC的第I输入信号SDnC的电压，比同样从非挥发性存储部NVM输入至设置/重置控制部SRC的第2输入信号SDC的电压高。因此，源极放大器SA的第2输出电压SDC_0UT变成低电平(0)，进一步内部重置信号RNL变成低电平(0)，所以输出信号Q强制性地被设为低电平(0)。这意味着写入至挥发性存储部NVM的保存数据“O”恢复到回路结构部LOOP。而且，在数据保持装置的数据读出动作时，测试电路部TEST中和正常动作时同样地输入低电平(0)的模拟使能信号TESTD、TESTU0由此，开关SW7SWlO均断开，3态反相器INVllINV14均接通。还有，此时，第I数字板线PL1_D中施加既定的脉冲电压信号(例如从高电平到低电平)，第2数字板线PL2_D中施加高电平⑴的电压信号。因此，第I板线PL1D、PL1U中分别透过3态反相器INVll及INV12而施加相同脉冲电压信号(例如从低电平到高电平)，第2板线PL2D、PL2U中分别透过3态反相器INV13及INV14而施加低电平(0)的电压信号。而且，此时，第I模拟板线PL1D_A、PL1U_A、及第2模拟板线PL2D_A、PL2U_A中均施加低电平(0)的电压信号。如上所述，和之前的构成不同，第5变形例的数据保持装置的构成中，并非挪用回路结构部LOOP作为数据恢复用的感测放大器，而是另外设置独立的感测放大器SA，并使用该感测放大器SA进行回路结构部LOOP的设置/重置控制。而且，第5变形例的数据保持装置的构成中，不停止外部时钟信号CP，而控制是否将该外部时钟信号CP作为内部时钟信号CPL传递至回路结构部LOOP。通过这种构成，由于没有必要在数据保存/恢复时停止外部时钟CP，所以除了设计时的时序解析变得容易之外，和使用闸控(gated)时钟等的低耗电技术的匹配性变得良好。接下来，说明数据保持装置的测试动作(铁电体元件的模拟特性评估动作)。图33是表示测试动作时(尤其是一系列测试动作顺序包含的存储数据的恢复步骤时)的装置各部的动作状态的电路图。还有，以下列举从非挥发性存储部NVM的U系统输出端输入至源极放大器SA的第2输入信号SDC的模拟特性评估(第2输入信号SDC的电压值测定)的情况为例，将其称为“非挥发性存储部NVM的U系统测试动作”而进行具体说明。在非挥发性存储部NVM的U系统测试动作时，时钟脉冲控制部CPC中和正常动作时及数据读出动作时同样地为了使外部时钟信号CP有效而输入低电平(O)的数据保持控制信号HS。由此，外部时钟信号CP(更准确来说是其逻辑反转信号)作为内部时钟信号CPL,而从时钟脉冲控制部CPC供给至回路结构部LOOP。这样，在第5变形例的数据保持装置中，不停止外部时钟信号CP的输入而进行非挥发性存储部NVM的U系统测试动作。而且，在非挥发性存储部NVM的U系统测试动作时，电路分离部SEP中和正常动作时及数据读出动作时同样地为了将3态反相器INV9及INVlO(相当于面向铁电体元件的写入驱动器)断开，而输入低电平(O)的控制信号El。由此，3态反相器INV9及INVlO的输出端均变成高阻抗状态，回路结构部LOOP与非挥发性存储部NVM电气分离。而且，在非挥发性存储部NVM的U系统测试动作时，非挥发性存储部NVM的U系统中输入低电平(O)的F重置信号FRSTU。由此，晶体管Q2a、Q2b均断开，铁电体元件CL2a、CL2b的各两端之间均为开放状态(非短路状态)，所以能够对各铁电体元件施加数据读出电压。还有，此时，作为所述数据读出电压，将第2板线PL2U维持为低电平而对第I板线PLlU施加既定的脉冲电压信号(例如从低电平到高电平)。通过这种脉冲电压信号的施加，非挥发性存储部NVM的U系统输出端(铁电体元件CL2a的负极端和铁电体元件CL2b的正极端的连接节点)出现和铁电体元件内的残留分极状态对应的恢复电压信号(相当于源极放大器SA的第2输入信号SDC)。关于这一点和所述内容相同,所以省略重复的说明。另一方面，在非挥发性存储部NVM的U系统测试动作时，非挥发性存储部NVM的D系统中输入高电平(I)的F重置信号FRSTD。由此，晶体管Qla、Qlb均接通，铁电体元件CLlaXLlb的各两端之间均短路。而且，此时，第I板线PL1D、及第2板线PL2D中均施加具有既定的模拟电压值(在低电平(接地电压VSS)和高电平(电源电压VDD)之间能够任意设定的中间电压值)的参照电压信号Vref。因此，所述参照电压信号Vref作为第I输入信号SDnC，而直接从非挥发性存储部NVM的D系统输出端(铁电体元件CLla的负极端和铁电体元件CLlb的正极端的连接节点)输入至源极放大器SA。还有，关于参照电压Vref作为源极放大器SA的第I输入信号SDnC直接输入的行为意义将于下文详细说明。而且，在非挥发性存储部NVM的U系统测试动作时，设置/重置控制部SRC中输入高电平(I)的感测放大器使能信号SAE。由此，源极放大器SA的第I输出信号SDnC_0UT、及第2输出信号SDC_0UT分别变成和第I输入信号SDnC的电压电平及第2输入信号SDC的电压电平的高低相应的逻辑电平。具体来说，如果第I输入信号SDnC的电压高于第2输入信号SDC，则第I输出信号SDnC_0UT变成高电平(I)，第2输出信号SDC_0UT变成低电平(O)。相反，如果第I输入信号SDnC的电压低于第2输入信号SDC,则第I输出信号SDnC_OUT变成低电平(0)，第2输出信号SDC_0UT变成高电平(I)。而且，在非挥发性存储部NVM的U系统测试动作时，输入至设置/重置控制部SRC的外部装置信号SN和外部重置信号RN均固定为高电平(I)。由此，源极放大器SA的第I输出信号SDnC_0UT及第2输出信号SDC_0UT直接作为内部装置信号SNL及内部重置信号RNL,而从设置/重置控制部SRC输出至回路结构部LOOP。关于这一点是和之前说明的数据读出动作时相同。而且，在非挥发性存储部NVM的U系统测试动作时，输入至测试电路部TEST的U系统的模拟使能信号TESTU为低电平(O)。由此，开关SW7、SW9均断开，3态反相器INV11、INV13均接通。还有，此时，第I数字板线PL1_D中施加既定的脉冲电压信号(例如从高电平到低电平)，第2数字板线PL2_D中施加高电平⑴的电压信号。因此，U系统的第I板线PLlU中透过3态反相器INVll而施加既定的脉冲电压信号(例如从低电平到高电平)，U系统的第2板线PL2U中透过3态反相器INV13而施加低电平(O)的电压信号。还有，此时，U系统的第I模拟板线PL1U_A、及U系统的第2模拟板线PL2U_A中均施加低电平(O)的电压信号。另一方面，在非挥发性存储部NVM的U系统测试动作时，输入至测试电路部TEST的D系统的模拟使能信号TESTD为高电平(I)。由此，开关SW8、SfflO均接通，3态反相器INV12、INV14均断开。还有，此时，D系统的第I模拟板线PL1D_A、及D系统的第2模拟板线PL2D_A中均施加既定电压值的参照电压信号Vref。因此，D系统的第I板线PL1D、及D系统的第2板线PL2D中分别透过开关SW8、SW10而施加既定电压值的参照电压信号Vref。〈模拟特性评估动作〉图34是用来说明铁电体元件的模拟特性评估动作的时序图，其中描绘了施加给U系统的第I板线PLlU的脉冲电压信号、在非挥发性存储部NVM的U系统输出端出现的恢复电压信号(相当于源极放大器SA的第2输入信号SDC)、及直接输入至非挥发性存储部NVM的D系统输出端的参照电压信号Vref(图34中的3个电压值VreflVref3)。在非挥发性存储部NVM的U系统测试动作时，U系统的第2板线PL2U维持为低电平，而对U系统的第I板线PLlU施加既定的脉冲电压信号(例如从低电平到高电平)时，非挥发性存储部NVM的U系统输出端(铁电体元件CL2a的负极端和铁电体元件CL2b的正极端的连接节点)，如之前所述，出现和铁电体元件内的残留分极状态对应的恢复电压信号(相当于源极放大器SA的第2输入信号SDC)。此处，在非挥发性存储部NVM中存储数据“O”的情况下(S=O)，源极放大器SA的第2输入信号SDC变成第I恢复电压电平VSO(S=O)(相当于所述逻辑WL)，在非挥发性存储部NVM中存储数据“I”的情况下(S=I)，源极放大器SA的第2输入信号SDC变成高于第I恢复电压电平VSO(S=O)的第2恢复电压电平VSO(S=I)(相当于所述逻辑WH)。另一方面，在非挥发性存储部NVM的U系统测试动作时，非挥发性存储部NVM的D系统输出端(铁电体元件CLla的负极端和铁电体元件CLlb的正极端的连接节点)，从装置外部直接输入任意具有模拟电压值的参照电压信号Vref(相当于源极放大器SA的第I输入电压SDnC)。因此，将非挥发性存储部NVM的U系统输出端出现的恢复电压信号作为源极放大器SA的第2输入信号SDC输入，并通过步骤控制或者扫描(swe印)控制使作为源极放大器SA的第I输入信号SDnC输入的参照电压信号Vref的电压值依次发生变化,且每次都对回路结构部LOOP中恢复的输出信号Q的逻辑电平进行监视，由此可以获知在非挥发性存储部NVM的U系统输出端出现的恢复电压信号(源极放大器SA的第2输入信号SDC)的模拟电压值。图35是表不参照电压信号Vref和输出信号Q的关系的不意图。还有,在本图所示的测试顺序中，以数据“O”写入步骤(OS)、数据读出步骤(R)、数据“I”写入步骤(IS)、及数据读出步骤(R)为I个周期，一边在每个周期使参照电压信号Vref的电压值依次发生变38化，一边每次都对回路结构部LOOP中恢复的输出信号Q的逻辑电平进行监视，并基于监视结果来测定非挥发性存储部NVM的U系统输出端出现的恢复电压信号的模拟电压值。还有，数据“O”写入步骤(OS)、及数据“I”写入步骤(IS)分别是在对回路结构部LOOP输入数据“O”及数据“I”之后，向非挥发性存储部NVM中保存回路结构部LOOP的存储数据的步骤。而且，数据读出步骤(R)是将非挥发性存储部NVM的存储数据回复到回路结构部L00P，并将此恢复数据作为输出信号Q读出的步骤。下面，按照图35的例子进行具体说明。首先，在第I周期XI，参照电压信号Vref的电压值设定成比第I恢复电压电平VS0(S=0)、及第2恢复电压电平VS0(S=I)都低的电压值Vrefl。因此，无论向非挥发性存储部NVM中写入数据“O”还是数据“I”时，回路结构部LOOP中均始终恢复成数据“I”。也就是说，第I周期Xl包含的两次数据读出步骤中，作为输出信号Q均读出数据“I”。接下来，在第2周期X2，参照电压信号Vref的电压值设定成比第I周期Xl中设定的电压值Vrefl高的电压值Vref2。还有，在图35的例子中，电压值Vref2比第I恢复电压电平VSO(S=O)高，且比第2恢复电压电平VS0(S=I)低。因此，向非挥发性存储部NVM中写入数据“O”时，回路结构部LOOP中恢复数据“0”，向非挥发性存储部NVM中写入数据“I”时，回路结构部LOOP中恢复数据“I”。也就是说，在第2周期X2包含的两次数据读出步骤中，作为输出信号Q是依次读出数据“O”和数据“I”。这种动作状态表示判别存储在非挥发性存储部NVM中的数据的内容(0/1)而向回路结构部LOOP恢复数据的动作正常进行。在此时间点，可知第I恢复电压电平VSO(S=0)是比电压值Vrefl高且比电压值Vref2低的电压值。然后，在第3周期X3，参照电压信号Vref的电压值设定成比电压值Vref2高的电压值Vref3，接着在第4周期X4，参照电压信号Vref的电压值设定成比电压值Vref3高的电压值Vref4。其中，和电压值Vref2—样，电压值Vref3及Vref4比第I恢复电压电平VSO(S=0)高，且比第2恢复电压电平VS0(S=I)低，所以向非挥发性存储部NVM写入数据“O”时，回路结构部LOOP中恢复数据“0”，向非挥发性存储部NVM写入数据“I”时，回路结构部LOOP中恢复数据“I”。也就是说，在第3周期X3及第4周期X4分别包含的两次数据读出步骤中，作为输出信号Q是依次读出数据“O”和数据“I”。接下来，在第5周期X5，参照电压信号Vref的电压值设定成比电压值Vref4高的电压值Vref5。还有，在图35的例子中，电压值Vref5变得比第I恢复电压电平VS0(S=0)、及第2恢复电压电平VS0(S=I)都高。因此，无论向非挥发性存储部NVM写入数据“O”还是数据“I”时，回路结构部LOOP中始终都恢复数据“O”。也就是说，在第5周期X5包含的两次数据读出步骤中，作为输出信号Q都是读出数据“O”。在此时间点，可知第2恢复电压电平VSO(S=I)是比电压值Vref4高且比电压值Vref5低的电压值。还有，图35的例子中虽然继续描绘了之后第6步骤X6及后面的顺序，但是在判明了第I恢复电压电平VS0(S=0)、及第2恢复电压电平VS0(S=I)双方的模拟电压值的时间点也可以结束测试顺序。而且，在图35中，举例说明了将数据“O”写入步骤(OS)、数据读出步骤(R)、数据“I”写入步骤(IS)、及数据读出步骤(R)设为I个周期的测试顺序，但是测试顺序并不限定于此，例如，也可以构成为将数据“O”写入步骤(OS)和数据读出步骤(R)设为I个周期，只测定第I恢复电压电平VS0(S=O)之后，重新将数据“I”写入步骤(IS)和数据读出步骤(R)设为I个周期，只测定第2恢复电压电平VS0(S=I)。而且，在所述说明中，举例说明了从非挥发性存储部NVM的U系统输出端输入至源极放大器SA的第2输入信号SDC的模拟特性评估(第2输入信号SDC的电压值测定)的情况，但是对于从非挥发性存储部NVM的D系统输出端输入至源极放大器SA的第I输入信号SDnC的模拟特性评估(第I输入信号SDnC的电压值测定)的情况当然也是相同的。也就是说，在进行第I输入信号SDnC的电压值测定时，只要从非挥发性存储部NVM的D系统输出端(铁电体元件CLla的负极端和铁电体元件CLlb的正极端的连接节点)引出和存储数据的内容相应的恢复电压信号(相当于源极放大器SA的第I输入电压SDnC)，另一方面对非挥发性存储部NVM的U系统输出端(铁电体元件CL2a的负极端和铁电体元件CL2b的正极端的连接节点)直接输入任意具有模拟电压值的参照电压信号Vref(相当于源极放大器SA的第2输入电压SDC)，执行和所述相同的测试顺序便可。<扫描路径>接下来，说明活用扫描路径的数据保持装置的测试动作。图36是用来说明活用扫描路径的数据保持装置的测试动作的框图。运算装置I是并列包含X个(其中，X是2以上的整数)暂存器REGlREGx的半导体集成电路装置。还有，暂存器REGlREGx分别相当于之前所述的第5变形例的数据保持装置(参照图26等)。在运算装置I的正常动作时，从前段逻辑电路(未图示)对暂存器REGlREGx分别输入数据DlDx，从暂存器REGlREGx对后段逻辑电路(未图示)分别输出输出信号QlQx0另一方面，在运算装置I的测试动作时，暂存器REGlREGx为了透过扫描路径而串联连接成位移暂存器，从测试器(序列器)2输入控制信号。也就是说，从测试器2向最前段的暂存器REGl输入扫描数据SD1，暂存器REGl的扫描输出信号SO作为扫描数据SD2而输入至暂存器REG2。下一段之后的暂存器也一样,将前段暂存器的扫描输出信号作为后段暂存器的扫描数据依次输入，并将最终段的暂存器REGx输出的扫描输出信号SOx输入至测试器2。这样，构成为活用扫描路径来进行数据保持装置的测试动作，由此即便在测试对象的数据保持装置(图36中的暂存器REGlREGx)有多个的系统中，无需增大引向装置外部的数据输出端子的针数便可适当地进行测试动作。图37A是表示活用扫描路径的测试动作的一例的流程图，基本上来说是沿袭之前图35中例示的测试顺序。首先，在步骤Sll中，向暂存器REGlREGx的各回路结构部LOOP输入数据“O”。还有，作为数据“O”的输入手法，可以采用从数据D的输入端输入数据“O”的手法、从扫描数据SD的输入端输入数据“O”的手法、或者通过使用外部重置信号RN重置回路结构部LOOP而输入数据“O”的手法中任一种。接下来，在步骤S12中，从暂存器REGlREGx的各回路结构部LOOP对各非挥发性存储部NVM进行数据保存，接着在步骤S13中，从暂存器REGlREGx的各非挥发性存储部NVM对各回路结构部LOOP进行数据恢复。此时，在进行第I输入信号SDnC的电压值测定的情况下，直接输入任意的参照电压信号Vref作为第2输入电压SDC便可，相反，进行第2输入信号SDC的电压值测定的情况下,直接输入任意的参照电压信号Vref作为第I输入电压SDnC便可。关于这种数据保存/恢复动作和所述内容相同，所以省略重复的说明。接下来，在步骤S14中，活用扫描路径，进行暂存器REGlREGx的各回路结构部LOOP中恢复的数据的串联输出。具体来说，与X发的时钟信号同步，从测试器2对最前段的暂存器REGl输入X次的扫描数据SDl，与此相应地，从最终段的暂存器REGx对测试器2输出X次的扫描输出信号SOx。也就是说，测试器2中将暂存器REGlREGx的各回路结构部LOOP中恢复的数据逆向(暂存器REGxREGl的顺序)串联输出。还有，此时，忽略从测试器2对最前段的暂存器REGl输入的扫描数据SDl的内容。接下来，在步骤S15中，向暂存器REGlREGx的各回路结构部LOOP输入数据“I”。还有，作为数据“I”的输入手法，可以采用从数据D的输入端输入数据“I”的手法、从扫描数据SD的输入端输入数据“I”的手法、或者通过使用外部装置信号SN设置回路结构部LOOP而输入数据“I”的手法中的任一种。接下来，在步骤S16中，从暂存器REGlREGx的各回路结构部LOOP对各非挥发性存储部NVM进行数据保存，接着在步骤S17中，从暂存器REGlREGx的各非挥发性存储部NVM对各回路结构部LOOP进行数据恢复。此时，在进行第I输入信号SDnC的电压值测定的情况下，直接输入任意的参照电压信号Vref作为第2输入电压SDC便可，相反，在进行第2输入信号SDC的电压值测定的情况下,直接输入任意的参照电压信号Vref作为第I输入电压SDnC便可。关于这种数据保存/恢复动作和所述内容相同，所以省略重复的说明。接下来，在步骤S18中，活用扫描路径，进行暂存器REGlREGx的各回路结构部LOOP中恢复的数据的串联输出。具体来说，与X发的时钟信号同步，从测试器2对最前段的暂存器REGl输入X次的扫描数据SDl，与此相应地，从最终段的暂存器REGx对测试器2输出X次的扫描输出信号SOx。也就是说，测试器2中将暂存器REGlREGx的各回路结构部LOOP中恢复的数据逆向(暂存器REGxREGl的顺序)串联输出。接下来，在步骤S19中，更新参照电压Vref的电压值，将流程返回到步骤Sll中。将这种一系列步骤设为I个周期，执行之前图35中例示的测试顺序，测定第I输入信号SDnC或第2输入信号SDC的电压值。图37B是表示活用扫描路径的测试动作的另一例的流程图，基本上来说是沿袭之前图35中例示的测试顺序。首先，在步骤S21中，向暂存器REGlREGx的各回路结构部LOOP输入数据“O”。还有，作为数据“O”的输入手法，可以采用从数据D的输入端输入数据“O”的手法、从扫描数据SD的输入端输入数据“O”的手法、或者通过使用外部重置信号RN重置回路结构部LOOP而输入数据“O”的手法中的任一种。接下来，在步骤S22中，从暂存器REGlREGx的各回路结构部LOOP对各非挥发性存储部NVM进行数据保存，接着在步骤S23中，从暂存器REGlREGx的各非挥发性存储部NVM对各回路结构部LOOP进行数据恢复。此时，在进行第I输入信号SDnC的电压值测定的情况下，直接输入任意的参照电压信号Vref作为第2输入电压SDC便可，相反，在进行第2输入信号SDC的电压值测定的情况下,直接输入任意的参照电压信号Vref作为第I输入电压SDnC便可。关于这种数据保存/恢复动作和所述内容相同，所以省略重复的说明。接下来，在步骤S24中，活用扫描路径，进行暂存器REGlREGx的各回路结构部LOOP中恢复的数据的串联输出，并且对暂存器REGlREGx的各回路结构部LOOP进行数据“I”的串联输入。具体来说，与X发的时钟信号同步，从测试器2对最前段的暂存器REGl输入X次的数据“I”的扫描数据SDl，与此相应地，从最终段的暂存器REGx对测试器2输出X次的扫描输出信号SOx。也就是说，对于测试器2来说，将暂存器REGlREGx的各回路结构部LOOP中恢复的数据逆向(暂存器REGxREGl的顺序)串联输出，并且对于暂存器REGlREGx的各回路结构部LOOP来说，是将数据“I”依次串联输入。因此，可以将图37A的步骤S14和步骤S15汇总于单一的步骤S24。接下来，在步骤S25中，从暂存器REGlREGx的各回路结构部LOOP对各非挥发性存储部NVM进行数据保存，接着在步骤S26中，从暂存器REGlREGx的各非挥发性存储部NVM对各回路结构部LOOP进行数据恢复。此时，在进行第I输入信号SDnC的电压值测定的情况下，直接输入任意的参照电压信号Vref作为第2输入电压SDC便可，相反，在进行第2输入信号SDC的电压值测定的情况下,直接输入任意的参照电压信号Vref作为第I输入电压SDnC便可。关于这种数据保存/恢复动作和所述内容相同，所以省略重复的说明。接下来，在步骤S27中，活用扫描路径进行暂存器REGlREGx的各回路结构部LOOP中恢复的数据的串联输出，并且对暂存器REGlREGx的各回路结构部LOOP进行数据“O”的串联输入。具体来说，与X发的时钟信号同步，从测试器2对最前段的暂存器REGl输入X次的数据“O”的扫描数据SD1，与此相应地，从最终段的暂存器REGx对测试器2输出x次的扫描输出信号SOx。也就是说，相对于测试器2来说，将暂存器REGlREGx的各回路结构部LOOP中恢复的数据逆向(暂存器REGxREGl的顺序)串联输出，并且对于暂存器REGlREGx的各回路结构部LOOP来说，是将数据“O”依次串联输入。因此，可以将图37A的步骤S18和步骤Sll汇总于单一的步骤S27。接下来，在步骤S28中，更新参照电压Vref的电压值，将流程返回到步骤S22中。将这种一系列步骤设为I个周期，执行之前图35中例示的测试顺序，测定第I输入信号SDnC或第2输入信号SDC的电压值。如上所述，对于第5变形例的数据保持装置来说，即便处于已经组入系统的状态，也可以详细地进行铁电体元件的模拟特性评估。〈第6变形例〉图38是表示本发明的数据保持装置的第6变形例的电路图。还有，本变形例和之前的第5变形例(图26)大体构成相同，输入到电路分离部SEP的只有回路结构部LOOP的输出信号Q。还有，电路分离部SEP对3态反相器INV9直接输入输出信号Q，另一方面，对3态反相器INV10透过另外新插入的反相器10'而输入输出信号Q的逻辑反转信号。通过这种构成，不用对回路结构部LOOP施加任何修改，可以后附加电路分离部SEP、非挥发性存储部NVM、及设置/重置控制部SRC等，因此能够容易地将现有数据存储装置变成非挥发化。<第7变形例>图39是表示本发明的数据保持装置的第7变形例的电路图。还有，本变形例相当于如下构成在图I的数据保持装置中将第I板线、第2板线、及F重置信号线分别分离成2个系统(U系统/D系统)，再组入所述测试电路部TEST。首先，说明数据保持装置的正常动作。图40是表示正常动作时的装置各部的动作状态的电路图。在数据保持装置的正常动作时，回路结构部LOOP中基于经脉冲驱动的时钟信号CLK或反转时钟信号CLKB，进行数据信号D的锁定动作。而且，在数据保持装置的正常动作时，电路分离部SEP中将控制信号El设为低电平(0)，开关SW3及SW4均断开，而且控制信号E2设为高电平(1)，选择多工器MUXl及MUX2的第I输入端(I)。由此，在回路结构部LOOP和非挥发性存储部NVM电气分离的状态下，形成回路结构部LOOP的正常回路。而且，在数据保持装置的正常动作时，非挥发性存储部NVM中输入高电平(I)的F重置信号FRSTD,FRSTU0由此，晶体管Qla、Qlb、Q2a、Q2b均接通，铁电体元件CLla、CLlb、CL2a、CL2b的各两端之间均短路，所以能够避免对各铁电体元件意外的电压施加。还有，此时，第I板线PL1D、PL1U、及第2板线PL2D、PL2U中均施加低电平(0)的电压信号。而且，在数据保持装置的正常动作时，测试电路部TEST中输入低电平(0)的模拟使能信号TESTD、TESTU。由此，开关SW7SWlO均断开，3态反相器INVllINV14均接通。还有，此时，第I数字板线PL1D、及第2数字板线PL2D中均施加高电平(I)的电压信号。因此，第I板线PL1D、PL1U、及第2板线PL2D、PL2U中分别透过3态反相器INVllINV14而施加低电平(0)的电压信号。而且，此时，第I模拟板线PL1D_A、PL1U_A、及第2模拟板线PL2D_A、PL2U_A中均施加低电平(0)的电压信号。接下来，说明数据保持装置的数据写入动作(向非挥发性存储部NVM保存数据的动作)。图41是表示数据写入动作时的装置各部的动作状态的电路图。在数据保持装置的数据写入动作时，输入至回路结构部LOOP的时钟信号CLK及反转时钟信号CLKB分别固定为低电平(0)及高电平(I)。由此，能够以回路结构部LOOP的存储数据(也就是说，应保存到非挥发性存储部NVM的数据)的内容不变化的方式断开数据信号D的输入路径，进一步可以提高对非挥发性存储部NVM写入数据的动作(数据保存动作)的稳定性。而且，在数据保持装置的数据写入动作时，电路分离部SEP中将控制信号El设为高电平(1)，开关SW3及SW4接通，而且，控制信号E2设为高电平(I)，选择多工器MUXl及MUX2的第I输入端(I)。由此，在形成回路结构部LOOP的正常回路的状态下，回路结构部LOOP和非挥发性存储部NVM电气导通。而且，在数据保持装置的数据写入动作时，非挥发性存储部NVM中输入低电平(0)的F重置信号FRSTD,FRSTU。由此，晶体管Qla、Qlb、Q2a、Q2b均断开，铁电体元件CLla、CLlb、CL2a、CL2b的各两端之间均为开放状态(非短路状态)，所以能对各铁电体元件施加数据写入电压。还有，此时，第I板线PL1D、PL1U、及第2板线PL2D、PL2U中作为所述数据写入电压均施加相同脉冲电压信号(例如从高电平到低电平)。通过这种脉冲电压信号的施加，将铁电体元件内部的残留分极状态设定成反转状态/非反转状态中的任一种。关于这一点和所述内容相同，所以省略重复的说明。而且，在数据保持装置的数据写入动作时，测试电路部TEST中和正常动作时同样地输入低电平(0)的模拟使能信号TESTD、TESTU。由此，开关SW7SWlO均断开，3态反相器INVllINV14均接通。还有，此时，第I数字板线PL1_D、及第2数字板线PL2_D中均施加相同脉冲电压信号(例如从低电平到高电平)。因此，第I板线PL1D、PL1U、及第2板线PL2D、PL2U中分别透过3态反相器INVllINV14而施加相同脉冲电压信号(例如从高电平到低电平)。而且，此时，第I模拟板线PL1D_A、PL1U_A、及第2模拟板线PL2D_A、PL2U_A中均施加低电平(O)的电压信号。接下来，说明数据保持装置的数据读出动作(向回路结构部LOOP恢复数据的动作)。图42是表示数据读出动作时的装置各部的动作状态的电路图。在数据保持装置的数据读出动作时，输入至回路结构部LOOP的时钟信号CLK及反转时钟信号CLKB和数据写入动作时同样地分别固定成低电平(O)及高电平(I)。还有，在数据读出动作结束之后，重新开始时钟信号CLK及反转时钟信号CLKB的脉冲驱动。而且，在数据保持装置的数据读出动作时，电路分离部SEP中将控制信号El设为低电平(0)，开关SW3及SW4断开，而且，控制信号E2为低电平(O)，且选择多工器MUXl及MUX2的第2输入端(O)。由此，在能够从非挥发性存储部NVM向回路结构部LOOP读出数据的连接形态下，回路结构部LOOP和非挥发性存储部NVM电气导通。而且，在数据保持装置的数据读出动作时，非挥发性存储部NVM中输入低电平(0)的F重置信号FRSTD,FRSTU。由此，晶体管Qla、Qlb、Q2a、Q2b均断开，铁电体元件CLla、CLlb、CL2a、CL2b的各两端之间均为开放状态(非短路状态)，所以能对各铁电体元件施加数据读出电压。还有，此时，作为所述数据读出电压，将第2板线PL2D、PL2U维持为低电平，而对第I板线PL1D、PL1U施加既定的脉冲电压信号(例如从低电平到高电平)。通过这种脉冲电压信号的施加，非挥发性存储部NVM的D系统输出端(铁电体兀件CLla的负极端和铁电体元件CLlb的正极端的连接节点)、及U系统输出端(铁电体元件CL2a的负极端和铁电体元件CL2b的正极端的连接节点)分别出现和铁电体元件内的残留分极状态对应的节点信号Vl及V2。通过这种方式从非挥发性存储部NVM读出的恢复电压信号(节点电压Vl和节点电压V2的电位差)在控制信号E2从低电平(0)提升为高电平(I)时被回路结构部LOOP放大，作为输出信号Q而恢复电源断开前的保持数据。关于这一点和所述内容相同，所以省略重复的说明。而且，在数据保持装置的数据读出动作时，测试电路部TEST中和正常动作时同样地输入低电平(0)的模拟使能信号TESTD、TESTU0由此，开关SW7SWlO均断开，3态反相器INVllINV14均接通。还有，此时，第I数字板线PL1_D中施加既定的脉冲电压信号(例如从高电平到低电平)，第2数字板线PL2_D中施加高电平⑴的电压信号。因此，第I板线PL1D、PL1U中分别透过3态反相器INVll及INV12而施加相同脉冲电压信号(例如从低电平到高电平)，第2板线PL2D、PL2U中分别透过3态反相器INV13及INV14而施加低电平(0)的电压信号。而且，此时，第I模拟板线PL1D_A、PL1U_A、及第2模拟板线PL2D_A、PL2U_A中均施加低电平(0)的电压信号。接下来，说明数据保持装置的测试动作(铁电体元件的模拟特性评估动作)。图43是表示测试动作时(尤其是一系列测试动作顺序包含的存储数据的恢复步骤时)的装置各部的动作状态的电路图。还有，以下列举在非挥发性存储部NVM的U系统输出端出现的节点电压V2的模拟特性评估的情况，将其称为“非挥发性存储部NVM的U系统测试动作”而进行具体说明。在非挥发性存储部NVM的U系统测试动作时，输入至回路结构部LOOP的时钟信号CLK及反转时钟信号CLKB和数据写入动作时及数据读出动作同样地分别被固定成低电平(O)及高电平(I)。还有，在测试动作结束之后，重新开始时钟信号CLK及反转时钟信号CLKB的脉冲驱动、测试动作。而且，在非挥发性存储部NVM的U系统测试动作时，电路分离部SEP中将控制信号El设为低电平(O)，开关SW3及SW4断开，而且，控制信号Ε2为低电平(O)，且选择多工器MUXl及MUX2的第2输入端(O)。由此，在能够从非挥发性存储部NVM向回路结构部LOOP读出数据的连接形态下，回路结构部LOOP和非挥发性存储部NVM电气导通。而且，在非挥发性存储部NVM的U系统测试动作时，非挥发性存储部NVM的U系统中输入低电平(O)的F重置信号FRSTU。由此，晶体管Q2a、Q2b均断开，铁电体元件CL2a、CL2b的各两端之间均为开放状态(非短路状态)，所以能对各铁电体元件施加数据读出电压。还有，此时，作为所述数据读出电压，将第2板线PL2U维持为低电平而对第I板线PLlU施加既定的脉冲电压信号(例如从低电平到高电平)。通过这种脉冲电压信号的施加，非挥发性存储部NVM的U系统输出端(铁电体元件CL2a的负极端和铁电体元件CL2b的正极端的连接节点)出现和铁电体元件内的残留分极状态对应的节点电压V2。关于这一点和所述内容相同，所以省略重复的说明。另一方面，在非挥发性存储部NVM的U系统测试动作时，非挥发性存储部NVM的D系统中输入高电平(I)的F重置信号FRSTD。由此，晶体管Qla、Qlb均接通，铁电体元件CLla、CLlb的各两端之间均短路。而且，此时，第I板线PL1D、及第2板线PL2D中均施加具有既定的模拟电压值的参照电压信号Vref。因此，非挥发性存储部NVM的D系统输出端(铁电体元件CLla的负极端和铁电体元件CLlb的正极端的连接节点)出现的节点电压Vl变成所述参照电压信号Vref。而且，在非挥发性存储部NVM的U系统测试动作时，输入至测试电路部TEST的U系统的模拟使能信号TESTU为低电平(O)。由此，开关SW7、SW9均断开，3态反相器INV11、INV13均接通。还有，此时，第I数字板线PL1_D中施加既定的脉冲电压信号(例如从高电平到低电平)，第2数字板线PL2_D中施加高电平⑴的电压信号。因此，U系统的第I板线PLlU中透过3态反相器INVll而施加既定的脉冲电压信号(例如从低电平到高电平)，U系统的第2板线PL2U中透过3态反相器INV13而施加低电平(O)的电压信号。还有，此时，U系统的第I模拟板线PL1U_A、及U系统的第2模拟板线PL2U_A中均施加低电平(O)的电压信号。另一方面，在非挥发性存储部NVM的U系统测试动作时，输入至测试电路部TEST的D系统的模拟使能信号TESTD为高电平(I)。由此，开关SW8、SfflO均接通，3态反相器INV12、INV14均断开。还有，此时，D系统的第I模拟板线PL1D_A、及D系统的第2模拟板线PL2D_A中均施加既定电压值的参照电压信号Vref。因此，D系统的第I板线PL1D、及D系统的第2板线PL2D中分别透过开关SW8、SW10而施加既定电压值的参照电压信号Vref。这样，读出在非挥发性存储部NVM的U系统输出端出现的节点电压V2，并通过步骤控制或者扫描控制使作为节点电压Vl输入的参照电压信号Vref的电压值依次发生变化，且每次都对回路结构部LOOP中恢复的输出信号Q的逻辑电平进行监视，由此可以获知在非挥发性存储部NVM的U系统输出端出现的节点电压V2的模拟电压值。关于这一点和所述内容相同，所以省略详细说明。而且，在希望知道非挥发性存储部NVM的D系统输出端出现的节点电压Vl的模拟电压值的情况下，进行和所述内容相反的控制便可，关于这一点和所述说明相同。这样，对于在进行数据保存/恢复时必须停止时钟信号的数据保持装置，当然也可以组入测试电路部TEST。<数据破坏防止动作>图44是用来说明电源接通/断开时的数据破坏防止动作的时序图，从上往下依次描绘了电源电压VDD、外部时钟信号CP、数据信号D、扫描控制信号SC、扫描数据SD、外部重置信号RN、外部装置信号SN、数据保持控制信号HS、控制信号El、感测放大器使能信号SAE、U系统的F重置信号FRSTU、D系统的F重置信号FRSTD、第I数字板线PL1_D、第2数字板线PL2_D、U系统的第I模拟板线PL1U_A、U系统的第2模拟板线PL2U_A、D系统的第I模拟板线PL1D_A、D系统的第2模拟板线PL2D_A、U系统的模拟使能信号TESTU、D系统的模拟使能信号TESTD、扫描输出数据S0、及输出信号Q。如本时序图所示，在本发明的数据保持装置中，在电源接通/断开时等过渡状态下，即便对铁电体元件施加电压信号的驱动器(INV)发生误动作的情况下，也进行适当的顺序控制，以便不会对铁电体元件的两端之间施加导致非挥发性存储部NVM中存储的数据被破坏的程度的高电压。由此，能够进行高可靠性的非挥发存储。〈控制电路〉接下来，例如作为用来控制数据保持装置的数据保存/恢复动作的机构，说明可以适宜利用的控制电路。图46是表示控制电路的一构成例的框图。本构成例的控制电路10包括控制部11、内部时钟生成部12及重置部13。控制部11是和内部时钟信号LCLK或者外部时钟信号EXCLK同步而动作的序列器，其检测触发信号TRIGGER包含的特定信号图案(本构成例中为脉冲边缘)而生成控制对象电路20的控制信号NVCTL。还有，控制部11中除了输入所述触发信号TRIGGER、内部时钟信号LCLK、及外部时钟信号EXCLK以外，还输入用来进行控制部11初始化的内部重置信号RSTN、用来执行控制部11的测试动作的扫描路径输入信号SCIN及扫描路径使能信号SCEN、以及选择和内部时钟信号LCLK与外部时钟信号EXCLK的哪一个同步进行动作的时钟选择信号CSEL。而且，从控制部11输出内部时钟生成使能信号LCLKEN及扫描路径输出信号SCOUT。内部时钟生成部12在触发信号TRIGGER出现脉冲边缘时开始生成控制部11的动作所需的内部时钟信号LCLK，至少在控制部11中控制信号NVCTL的生成处理结束之前持续生成内部时钟信号LCLK，之后停止生成内部时钟信号LCLK。也就是说，内部时钟生成部12只在需要使控制部11动作时才生成内部时钟LCLK。根据具有这种内部时钟生成部12的构成，没有必要将时钟供给源设置在控制电路10外部，所以能有助于装置零件数的削减及成本降低。而且，根据本构成例的控制电路10，控制部11及内部时钟生成部12可以不进行不必要的动作，所以能减少控制电路10的耗电(进而减少装置整体的耗电)。重置部13监视电源电压VDD而生成用来将控制部11及内部时钟生成部12初始化的内部重置信号RSTN。图47是表示利用内部时钟信号LCLK的控制电路10的基本动作例的时序图，从上往下依次描绘了触发信号TRIGGER、内部重置信号RSTN、扫描路径使能信号SCEN、时钟选择信号CSEL、外部时钟信号EXCLK、扫描路径输入信号SCIN、扫描路径输出信号SCOUT、内部时钟生成使能信号LCLKEN、内部时钟信号LCLK、及控制信号NVCTL。在本动作例中，内部重置信号RSTN始终设为高电平(重置解除状态)，扫描路径使能信号SCEN始终设为低电平(扫描路径失效状态)，时钟选择信号CSEL始终设为低电平(内部时钟信号选择状态)。还有，在本动作例中，外部时钟信号EXCLK、扫描输入信号SCIN、及扫描输出信号SCOUT均忽略。在触发信号TRIGGER维持为低电平期间(I)，控制部11变成等待触发信号TRIGGER及内部时钟信号LCLK的边缘输入的状态。此时，控制信号NVCTL维持成用来将控制对象电路20设为待机状态(WAIT)的逻辑电平，内部时钟生成使能信号LCLKEN维持成低电平(内部时钟生成失效状态)。还有，所谓控制对象电路20的待机状态(WAIT)，是指控制对象电路20未执行下述处理A或者处理B的状态，控制对象电路20可以执行处理A或者处理B以外的处理。而且，内部时钟生成部12变成等待触发信号TRIGGER的边缘输入的状态。此时，内部时钟信号LCLK维持成低电平。在期间⑵，内部时钟生成部12在触发信号TRIGGER提升为高电平时开始生成内部时钟信号LCLK，在内部时钟生成使能信号LCLKEN下降为低电平时，停止生成内部时钟信号LCLK。控制部11与内部时钟信号LCLK同步而生成控制信号NVCTL。此时，控制部11辨识出触发信号TRIGGER为高电平，生成用来对控制对象电路20执行既定的处理A的控制信号NVCTL。而且，控制部11接受内部时钟信号LCLK的第I脉冲而将内部时钟生成使能信号LCLKEN提升为高电平(内部时钟生成有效状态)，并结束处理A的顺序动作后，将内部时钟生成使能信号LCLKEN下降为低电平。在触发信号TRIGGER维持为高电平的期间(3)，控制部11变成等待触发信号TRIGGER及内部时钟信号LCLK的边缘输入的状态。此时，控制信号NVCTL维持成用来将控制对象电路20设为待机状态(WAIT)的逻辑电平，内部时钟生成使能信号LCLKEN维持为低电平。而且，内部时钟生成部12变成等待触发信号TRIGGER的边缘输入的状态。此时，内部时钟信号LCLK维持为低电平。在期间⑷，内部时钟生成部12在触发信号TRIGGER下降为低电平时开始生成内部时钟信号LCLK，在内部时钟生成使能信号LCLKEN下降为低电平时停止生成内部时钟信号LCLK。控制部11与内部时钟信号LCLK同步而生成控制信号NVCTL。此时，控制部12辨识出触发信号TRIGGER为低电平，生成用来对控制对象电路20执行既定的处理B的控制信号NVCTL。而且，控制部11接受内部时钟信号LCLK的第I脉冲而将内部时钟生成使能信号LCLKEN提升为高电平，并结束处理B的顺序动作之后，将内部时钟生成使能信号LCLKEN下降为低电平。在触发信号TRIGGER维持为低电平的期间(5)，控制部11变成等待触发信号TRIGGER及内部时钟信号LCLK的边缘输入的状态。此时，控制信号NVCTL维持成用来将控制对象电路20设为待机状态(WAIT)的逻辑电平，内部时钟生成使能信号LCLKEN维持为低电平。而且，内部时钟生成部12变成等待触发信号TRIGGER的边缘输入的状态。此时，内部时钟信号LCLK维持为低电平。如上所述，控制部11控制控制信号NVCTL，根据触发信号TRIGGER出现的脉冲边缘的提升/下降，而对控制对象电路20执行不同的处理A、B。接下来，说明使用本构成例的控制电路10来控制数据保持装置的数据保存/恢复动作的情况。这种情况下，所述的回路结构部LOOP、非挥发存储部NVM、及电路分离部SEP等相当于控制对象电路20，所述F重置信号FRST、控制信号El及E2、第I板线PL1、以及第2板线PL2等相当于控制信号NVCTL。还有，对于触发信号TRIGGER来说，可以使用监视电源电压VDD的通用外部重置IC等来生成。例如可以使用电源电压VDD若高于标准值90%则变成高电平、若低于90%则变成低电平的系统重置信号作为触发信号TRIGGER。如果由于电源接通，电源电压VDD高于规定值90%，则触发信号TRIGGER变成高电平，以其上升边缘为触发开始生成内部时钟信号LCLK。而且，在控制对象电路20中进行和控制信号NVCTL相应的数据恢复处理(=处理A)。当数据恢复处理结束之后，停止生成内部时钟信号LCLK。然后，在电源电压VDD高于规定值90%期间，控制对象电路20中进行正常的逻辑动作。如果由于电源断开，电源电压VDD低于规定值90%，则触发信号TRIGGER变成低电平，以其下降边缘为触发而开始生成内部时钟信号LCLK。而且，控制对象电路20中进行和控制信号NVCTL相应的数据保存处理(=处理B)。当数据保存处理结束之后，停止生成内部时钟信号LCLK。然后，在电源电压VDD低于规定值90%期间，控制对象电路20中利用非挥发逻辑进行数据保持。图48是表示利用外部时钟信号EXCLK的控制电路10的基本动作例的时序图，从上往下依次描绘了触发信号TRIGGER、内部重置信号RSTN、扫描路径使能信号SCEN、时钟选择信号CSEL、外部时钟信号EXCLK、扫描路径输入信号SCIN、扫描路径输出信号SCOUT、内部时钟生成使能信号LCLKEN、内部时钟信号LCLK、及控制信号NVCTL。在本动作例中，内部重置信号RSTN始终设为高电平(重置解除状态)，扫描路径使能信号SCEN始终设为低电平(扫描路径失效状态)，时钟选择信号CSEL始终设为高电平(外部时钟信号选择状态)。而且，内部时钟生成使能信号LCLKEN始终为低电平(内部时钟生成失效状态)，外部时钟信号EXCLK始终输入。还有，在本动作例中，扫描输入信号SCIN、及扫描输出信号SCOUT忽略。在触发信号TRIGGER维持成低电平的期间(I)，控制部11变成等待触发信号TRIGGER的边缘输入的状态。此时，控制信号NVCTL维持成用来将控制对象电路20设为待机状态(WAIT)的逻辑电平。而且，内部时钟生成部12变成等待触发信号TRIGGER的边缘输入的状态。此时，内部时钟信号LCLK维持为低电平。在期间⑵，内部时钟生成部12在触发信号TRIGGER提升为高电平时开始生成内部时钟信号LCLK。但是，由于内部时钟生成使能信号LCLKEN始终维持为低电平，所以内部时钟信号LCLK的生成动作不再继续而是停止。控制部11和外部时钟信号EXCLK同步而生成控制信号NVCTL。此时，控制部11辨识出触发信号TRIGGER为高电平，生成用来对控制对象电路20执行处理A的控制信号NVCTL。在触发信号TRIGGER维持高电平的期间(3)，控制部11变成获得触发信号TRIGGER的边缘输入的状态。此时，控制信号NVCTL维持成用来将控制对象电路20设为待机状态(WAIT)的逻辑电平。而且，内部时钟生成部12变成等待触发信号TRIGGER的边缘输入的状态。此时，内部时钟信号LCLK维持为低电平。48在期间⑷，内部时钟生成部12在触发信号TRIGGER下降为低电平时开始生成内部时钟信号LCLK。但是，由于内部时钟生成使能信号LCLKEN始终维持为低电平，所以内部时钟信号LCLK的生成动作不再继续而是停止。控制部11和外部时钟信号EXCLK同步而生成控制信号NVCTL。此时，控制部11辨识出触发信号TRIGGER为低电平，生成用来对控制对象电路20执行处理B的控制信号NVCTL。在触发信号TRIGGER维持为低电平的期间(5)，控制部11变成等待触发信号TRIGGER的边缘输入的状态。此时，控制信号NVCTL维持为用来将控制对象电路20设为待机状态(WAIT)的逻辑电平。而且，内部时钟生成部12变成等待触发信号TRIGGER的边缘输入的状态。此时，内部时钟信号LCLK维持为低电平。如上所述，本构成例的控制电路10在执行动作时除了使用内部时钟信号LCLK以外，还使用从外部输入的外部时钟信号EXCLK。通过这种构成，可以根据使用者的用途，来任意选择内部时钟信号LCLK和外部时钟信号EXCLK。尤其是，为了实现下述测试动作，和外部时钟信号EXCLK同步而动作就变成必须的条件。而且，在利用时钟选择信号CSEL而选择外部时钟信号EXCLK的情况下，由于内部重置生成使能信号LCLKEN始终为低电平，所以即便触发信号TRIGGER出现脉冲边缘，内部时钟信号LCLK也不会继续生成。因此，可以避免内部时钟生成部12的电力浪费。图49是表示利用外部时钟信号EXCLK的控制电路10的测试动作例的时序图，从上往下依次描绘了触发信号TRIGGER、内部重置信号RSTN、扫描路径使能信号SCEN、时钟选择信号CSEL、外部时钟信号EXCLK、扫描路径输入信号SCIN、扫描路径输出信号SCOUT、内部时钟生成使能信号LCLKEN、内部时钟信号LCLK、及控制信号NVCTL。在本动作例中，内部重置信号RSTN始终设为高电平(重置解除状态),时钟选择信号CSEL始终设为高电平(外部时钟信号选择状态)。而且，内部时钟生成使能信号LCLKEN始终设为低电平(内部时钟生成失效状态)，且始终输入外部时钟信号EXCLK。在扫描路径使能信号SCEN维持为低电平的期间(1)，控制部11变成触发信号TRIGGER的边缘输入的状态。此时，控制信号NVCTL维持为用来将控制对象电路20设为待机状态(WAIT)的逻辑电平。而且，内部时钟生成部12变成等待触发信号TRIGGER的边缘输入的状态。此时，内部时钟信号LCLK维持为低电平。在扫描路径使能信号SCEN维持为高电平的期间(2)，控制部11和外部时钟信号EXCLK同步，而进行利用扫描路径的测试动作(扫描输入信号SCIN及扫描输出信号SCOUT的输入输出)。此时，控制信号NVCTL维持为用来将控制对象电路20设为待机状态(WAIT)的逻辑电平。也就是说，控制部11具备无关于其内部状态而对控制对象电路20输出固定值的控制信号NVCTL的动作模式(测试模式)。通过这种构成，测试动作中控制对象电路20不会进行假定以外的动作。还有，在测试动作中触发信号TRIGGER提升为高电平的情况下，内部时钟生成部12开始生成内部时钟信号LCLK。但是，由于内部时钟生成使能信号LCLKEN始终维持为低电平，所以内部时钟信号LCLK的生成动作不再继续而是停止。因此，在利用扫描路径的测试动作中内部时钟生成部12也不会进行假定以外的动作。当所述测试动作结束之后，在扫描路径使能信号SCEN维持为低电平的期间(3)，控制部11变成等待触发信号TRIGGER的边缘输入的状态。此时，控制信号NVCTL维持为用来将控制对象电路20设为待机状态(WAIT)的逻辑电平。而且，内部时钟生成部12变成等待触发信号TRIGGER的边缘输入的状态。此时，内部时钟信号LCLK维持为低电平。如上所述，本构成例的控制电路10设置了和外部时钟信号EXCLK同步的测试模式。通过这种构成，在和外部时钟信号EXCLK同步的控制之下，能够进行控制电路10的测试，所以能够不降低控制电路10的测试性而导入内部时钟生成部12。〈内部时钟生成部〉图50是表示内部时钟生成部12的一构成例的框图。本构成例的内部时钟生成部12包括低通滤波器121、锁定部122、脉冲生成部123、时钟生成部124、以及或运算器125。低通滤波器121将和触发信号TRIGGER重叠的高频成分(噪音成分)去除而生成要素信号NA。根据包含这种低通滤波器121的构成，可以减少由于噪音成分引起的误动作。还有，低通滤波器121具有根据内部重置信号RSTN而使其动作状态初始化的功能。锁定部122在内部时钟生成使能信号LCLKEN为低电平(内部时钟生成失效状态)时，使要素信号NA直接作为要素信号NB通过，另一方面，在内部时钟生成使能信号LCLKEN为高电平(内部时钟生成有效状态)时，将内部时钟生成使能信号LCLKEN到达上升边缘的时间点的要素信号NA作为要素信号NB而锁定输出。也就是说，锁定部122是作为进行内部时钟生成部12内的触发信号TRIGGER的传播控制的信号传播控制电路而使用。根据包含这种信号传播控制电路的构成，在内部时钟信号LCLK的生成动作中到达触发信号TRIGGER的脉冲边缘，时钟生成动作也不会产生异常。还有，锁定部122具有根据内部重置信号RSTN而使其动作状态初始化的功能。而且，在本构成例中，列举了使用锁定部122作为所述信号传播控制电路的例子，但是本发明的构成并不限定于此，可以使用通过要素信号NA和内部时钟生成使能信号LCLKEN的或运算而生成要素信号NB的或运算器，来代替所述锁定部122。每当要素信号NB到达脉冲边缘时，脉冲生成部123生成第I内部时钟信号LCLKl的单触发(one-shot)脉冲。而且，根据时钟生成部124的电路构成，脉冲生成部123向时钟生成部124输出对要素信号NB赋予既定延迟而成的要素信号NC。还有，脉冲生成部123具有根据内部重置信号RSTN而使其动作状态初始化的功能。时钟生成部124接受内部时钟生成使能信号LCLKEN(或者要素信号NC)的输入而生成第2内部时钟信号LCLK2。还有，时钟生成部124具有根据内部重置信号RSTN而使其动作状态初始化的功能。或运算器125通过进行第I内部时钟信号LCLKl和第2内部时钟信号LCLK2的或运算，而生成内部时钟信号LCLK。图51是表示内部时钟生成动作的一例的时序图，从上往下依次描绘了触发信号TRIGGER、要素信号NA及NB、第I内部时钟信号LCLK1、第2内部时钟信号LCLK2、内部时钟信号LCLK、以及内部时钟生成使能信号LCLKEN。还有，图中的符号(I)表示内部时钟生成部12处于等待触发信号TRIGGER的边缘的状态，符号(2)表示内部时钟生成部12处于内部时钟信号LCLK的生成动作状态。首先，利用低通滤波器121，将包含于触发信号TRIGGER内的噪音成分去除。触发信号TRIGGER的上升边缘作为要素信号NA的上升边缘而传播至锁定部122，进一步作为要素信号NB的上升边缘而传播至脉冲生成部123。而且，脉冲生成部123根据要素信号NB的上升边缘，而生成第I内部时钟信号LCLKl的单触发脉冲。由此，内部时钟信号LCLK提升50为第I发脉冲，内部时钟生成使能信号LCLKEN通过控制部11而被设为高电平。这样一来，锁定部122变成将内部时钟生成使能信号LCLKEN到达上升边缘的时间点的要素信号NA作为要素信号NB锁定输出的状态，之后，直到内部时钟信号LCLK的生成动作结束为止，忽略触发信号TRIGGER的脉冲边缘。另一方面，在时钟生成部124中，将内部时钟生成使能信号LCLKEN设为高电平的期间，持续生成第2内部时钟信号LCLK2(进一步为内部时钟信号LCLK)。然后，控制部11在接受既定处理所需的最后脉冲的时间点，将内部时钟生成使能信号LCLKEN设为低电平。由此，时钟生成部124停止第2内部时钟信号LCLK2的生成动作，锁定部122返回到将要素信号NA作为要素信号NB通过的状态，也就是触发信号TRIGGER的边缘等待状态。因此，之后在出现触发信号TRIGGER的下降边缘的情况下，通过执行和所述相同的动作，而生成内部时钟信号LCLK。而且，如图52所示，在和触发信号TRIGGER的上升边缘相应的内部时钟信号LCLK的生成动作中(也就是说，内部时钟生成使能信号LCLKEN的高电平期间)，在触发信号TRIGGER到达下降边缘，且之后触发信号TRIGGER(进一步为要素信号NA)维持为低电平的情况下，在内部时钟信号LCLK的生成动作结束而内部时钟生成使能信号LCLKEN下降为低电平的时间点，大体上无延迟地在要素信号NB产生下降边缘。因此，当和触发信号TRIGGER的上升边缘相应的内部时钟信号LCLK的生成动作结束之后，基本没有空闲期间地进行和触发信号TRIGGER的下降边缘相应的内部时钟信号LCLK的生成动作。<低通滤波器>图53A是表示低通滤波器121的第I构成例的电路图。本构成例的低通滤波器121是包含电阻121a、电容器121b、施密特触发器(schmitttrigger)121c、N通道型场效晶体管121d、及反相器121e的被动(passive)低通滤波器。还有，当内部重置信号RSTN为低电平时，晶体管121d变得接通，所以电容器121b被放电，低通滤波器121的动作状态被初始化。图53B是表示低通滤波器121的第2构成例的电路图。本构成例的低通滤波器121的构成和第I构成例大体相同，其包含每单位面积的电容较大的铁电体电容器121f来代替电容器121b。通过这种构成，可以缩小低通滤波器121内的电容器占据面积。图54A是表示低通滤波器121的第3构成例的电路图。本构成例的低通滤波器121是包含运算放大器121A、电阻121B及121C、电容器121D、施密特触发121E、N通道型场效晶体管121F、及反相器121G的主动低通滤波器。图54B是表示低通滤波器121的第4构成例的电路图。本构成例的低通滤波器121的构成和第3构成例大体相同，其包含每单位面积的电容较大的铁电体电容器121H来代替电容器121D。通过这种构成，可以缩小低通滤波器121内的电容器占据面积。<脉冲生成部>图55是表示脉冲生成部123的一构成例的框图。本构成例的脉冲生成部123包含延迟段123a及123b、及排他或运算器123c。延迟段123a对要素信号NB赋予既定延迟而生成要素信号ND。延迟段123b对要素信号ND赋予既定延迟而生成要素信号NC。排他或运算器123c进行要素信号ND和要素信号NC的排他或运算，生成第I内部时钟信号LCLKl。若透过延迟段123a及123b而不断传播要素信号NB的脉冲边缘，则要素信号ND和要素信号NC的逻辑电平暂时变得不一致，第I内部时钟信号LCLKl中产生脉冲(参照图56)。也就是说，若将要素信号NB(进而触发信号TRIGGER)的脉冲边缘传播至脉冲生成部123，则第I内部时钟信号LCLKl中会生成单触发脉冲。这样，如果构成为利用在要素信号NB(进而触发信号TRIGGER)出现的脉冲边缘的传播延迟，而生成第I内部时钟信号LCLK1，那么就不再需要其他系统时钟信号来开始内部时钟信号CLK的生成动作。还有，第I内部时钟信号LCLKl的脉宽(频率)可以根据形成延迟段123a及123b的缓冲器的连接段数(延迟时间)而适当地进行调整。而且，延迟段123a及123b中可以适当地插入进行缓冲器输出信号和内部重置信号RSTN的与运算的与运算器。根据这种构成，通过将内部重置信号RSTN设为低电平，可以使脉冲生成部123的动作状态初始化。<时钟生成部>图57是表示时钟生成部124的第I构成例的框图。本构成例的时钟生成部124包括η段脉冲生成部124a-l124a_n、以及或运算器124b。还有，关于η段脉冲生成部124a-l124a-n，均设为和之前的脉冲生成部123相同构成便可。这样，在生成第2内部时钟信号CLK2时，若利用逻辑元件的多段连接结构(此处为η段脉冲生成部124a-l124a-n)，便可容易地生成所需脉冲数的第2内部时钟信号LCLK2。还有，第2内部时钟信号LCLK2的脉冲数η是根据脉冲生成部124a-l124a_n的连接段数η而决定。因此，本构成例的脉冲生成部124在控制部11执行动作需要的内部时钟信号LCLK的脉冲数较少时有效。而且，关于第2内部时钟信号LCLK2的脉宽(频率)，如上所述，可以根据形成延迟段的缓冲器的连接段数(延迟时间)而适当地进行调整。图58是表示时钟生成部124的第2构成例的框图。本构成例的时钟生成部124包含脉冲生成部124c、反相器124d、以及选择器(selector)124e。脉冲生成部124c的构成和之前的脉冲生成部123相同。也就是说，当使选择器124e输入的要素信号SI延迟的要素信号S2的逻辑电平、和使要素信号S2进一步延迟的要素信号S3的逻辑电平不一致时，脉冲生成部124c使第2内部时钟信号LCLK2产生脉冲(参照图59)。反相器124d生成使要素信号S3逻辑反转的要素信号S4。选择器124e在内部时钟生成使能信号LCLKEN为高电平时，使要素信号S4作为要素信号SI循环(loop),在内部时钟生成使能信号LCLKEN为低电平时，将要素信号SI固定为低电平。这样，在生成第2内部时钟信号CLK2时,若利用逻辑元件的回路结构，便可以小规模电路构成而生成所需脉冲数的第2内部时钟信号LCLK2。还有，第2内部时钟信号LCLK2的脉宽(频率)可以根据形成脉冲生成部124c的延迟段的缓冲器的连接段数(延迟时间)而适当地进行调整。而且，第2内部时钟信号LCLK2的脉冲数是根据内部时钟生成使能信号LCLKEN的高电平期间而决定。下面详细说明第2内部时钟LCLK2的生成脉冲数。将第2内部时钟信号LCLK2中生成偶数发(α发)脉冲作为触发事件，在内部时钟生成使能信号LCLKEN下降的情况下(参照图59的〈M0DE1〉)，在选择器124e将回路断开的时间点(内部时钟生成使能信号LCLKEN到达下降边缘的时间点)，要素信号Sl(=要素信号S4)变成原本的低电平。因此，即便选择器124e将要素信号SI固定为低电平，要素信号SI中也不会产生脉冲边缘，第2内部时钟信号LCLK2中不会生成追加脉冲，所以最终的生成脉冲数变成偶数发(α发)。另一方面，将第2内部时钟信号LCLK2中生成奇数发(B发)脉冲作为触发事件，在内部时钟生成使能信号LCLKEN下降的情况下(参照图59的〈M0DE2〉)，在选择器124e将回路断开的时间点，要素信号Sl(=要素信号S4)变成高电平。因此，选择器124e将要素信号SI固定为低电平时，要素信号SI中产生脉冲边缘(下降边缘)，第2内部时钟信号LCLK2中生成I发大小的追加脉冲，所以最终的生成脉冲数变成偶数发((β+1)发)。也就是说，本构成例的时钟生成部124可以在第2内部时钟信号LCLK2的所需脉冲数为偶数发、或者控制部11中输入追加脉冲不成问题的时候应用。图60是表示时钟生成部124的第3构成例的框图。本构成例的时钟生成部124的构成和所述第2构成例大体相同，变更之处在于选择器124e在内部时钟生成使能信号LCLKEN为低电平时，并非将要素信号SI固定为低电平，而是将要素信号S3作为要素信号SI循环。在第3构成例的时钟生成部124中，第2内部时钟信号LCLK2的脉冲数也是根据内部时钟生成使能信号LCLKEN的高电平期间而决定，但其行为和所述第2构成例不同。下面详细说明第2内部时钟LCLK2的生成脉冲数。将第2内部时钟信号LCLK2中生成偶数发(α发)脉冲作为触发事件，在内部时钟生成使能信号LCLKEN下降的情况下(参照图61的〈M0DE1〉)，从低电平的要素信号S4作为要素信号SI循环的状态，切换成高电平的要素信号S3作为要素信号SI循环的状态。因此，在要素信号SI中产生脉冲边缘(上升边缘)，第2内部时钟信号LCLK2中生成I发大小的追加脉冲，所以最终的生成脉冲数变成奇数发((α+l)发)。另一方面，将第2内部时钟信号LCLK2中生成奇数发(β发)脉冲作为触发事件，在内部时钟生成使能信号LCLKEN下降的情况下(参照图61的〈M0DE2〉)，从高电平的要素信号S4作为要素信号SI循环的状态，切换成低电平的要素信号S3作为要素信号SI循环的状态。因此，在要素信号SI中产生脉冲边缘(下降边缘)，第2内部时钟信号LCLK2中生成I发大小的追加脉冲，所以最终的生成脉冲数变成偶数发((β+1)发)。也就是说，根据本构成例的时钟生成部124，无论第2内部时钟信号LCLK2的所需脉冲数是偶数还是奇数均可以没有问题地应用。〈P0LH电路>接下来，详细说明通电低保持电路(下面称为POLH[PowerOnLowHold]电路)，其适宜用作例如生成在电源断开时用来将电子电路初始化的重置信号的通电重置电路(所述重置部13等)。通电重置电路中，在电源电压VDD到达CMOS电路的可动作电压(由MOS晶体管的阈值决定的值、例如O.4O.7V)后直到CMOS电路的初始化结束为止期间，要求将重置信号保持为低电平，而在电源电压VDD到达实际动作电压之前，要求将重置信号切换成高电平。因此，在以往的通电重置电路中，构成为将电源电压VDD和既定的基准电压Vref进行对比而切换重置信号的逻辑电平。但是，在以往的通电重置电路中，为了将电源电压VDD和基准电压Vref进行对比而需要使用比较器，存在电路面积及耗电较大这样的问题。在所述问题的解决方案的摸索过程中，本申请的发明者等人着眼于为了实现通电重置电路要求的特性，未必要将电源电压VDD和基准电压Vref进行对比这一点，经过锐意研究后创出了下述POLH电路。图62是表示POLH电路的一构成例的电路图。本构成例的POLH电路30包括反相器31、P通道型场效晶体管32及33、N通道型场效晶体管34、电容器35、及缓冲器36。反相器31的输入端连接于输入信号IN的输入端。反相器31的输出端连接于晶体管32及34的各闸极。晶体管32的源极连接于电源电压VDD的施加端。晶体管32的汲极连接于晶体管33的源极及闸极。晶体管33及34的各汲极均透过缓冲器36而连接于输出信号OUT的输出端。晶体管34的源极连接于接地端。电容器35连接于缓冲器36的输入端和接地端之间。也就是说，本构成例的POLH电路30可以说是通过在形成缓冲器段的晶体管32和晶体管34之间插入经二极管连接的晶体管33而构成。还有，也可以使用二极管来代替晶体管33。图63是用来说明POLH电路30的第I应用例的图。在所述第I应用例中，将电源电压VDD作为输入信号IN而输入，将重置信号RSTN作为输出信号OUT而输出。施加给缓冲器36的输入端的节点电压netl变成只比电源电压VDD低晶体管33的顺向下降电压Vf的电压值。因此，在电源电压VDD提升时，即便当电源电压VDD到达CMOS电路的可动作电压之后，缓冲器36也会产生持续输出低电平的期间，所以通过将此低电平输出期间用作重置信号RSTN，无须使用比较器，便可实现通电重置电路要求的特性。还有，在所述低电平输出期间，缓冲器36的输入端是变成高阻抗状态，但是在本构成例的POLH电路30中，由于在缓冲器36的输入端和接地端之间设置着电容器35，所以能够减轻外部噪音的影响，将重置信号RSTN保持为低电平。而且，在所述低电平输出期间，可以根据二极管连接型晶体管33的段数或电容器35的电容值，而适当地进行调整。而且，本构成例的POLH电路30在经过所述低电平输出期间之后作为正常的缓冲器执行动作，所以除了将电源电压VDD作为输入信号IN输入以外，还可以考虑各种应用例。图64是用来说明POLH电路30的第2应用例的图。在所述第2应用例中，将电子电路所生成的第I重置信号RSTNl作为输入信号IN输入,将第2重置信号RSTN2作为输出信号OUT输出。也就是说，可以认为是在第I重置信号RSTNl的信号传递路径上插入POLH电路30而构成。通过这种构成，在电源电压VDD提升时，不依赖于第I重置信号RSTNl的逻辑电平，而在经过既定的低电平输出期间为止的期间内将第2重置信号RSTN2保持为低电平，另一方面，在经过低电平输出期间之后，通过将第I重置信号RSTNl作为第2重置信号RSTN2直接输出，可以实现电子电路的任意重置动作。图65是用来说明POLH电路30的第3应用例的图。在所述第3应用例中，将电子电路所生成的重置控制信号RSTN_CTRL作为输入信号IN输入，将用来使所述电子电路初始化的重置信号RSTN作为输出信号OUT输出。在电源电压VDD提升时，从电源电压VDD到达所述电子电路的可动作电压开始直到所述电子电路的初始化结束为止期间，所述电子电路变成动作不稳定状态，重置控制信号RSTN_CTRL也变成不稳定状态(参照图中的影线部分)。然后，若利用POLH电路30输出的重置信号RSTN(低电平)结束所述电子电路的初始化，则重置控制信号RSTN_CTRL被设定成初始值(高电平)。如上所述，POLH电路30在经过所述低电平输出期间之后，作为缓冲器而执行动作，所以重置控制信号RSTN_CTRL直接反映为重置信号RSTN。因此，例如在所述电子电路的处理结束之后，所述电子电路通过将重置控制信号RSTN_CTRL下降为低电平，可以将重置信号RSTN下降为低电平，使自身初始化。图66是用来说明POLH电路30的第4应用例的图。在所述第4应用例中，将第I电子电路所生成的第I重置信号RSTNl、和第2电子电路所生成的重置控制信号RSTN_CTRL的与信号RSTN2作为输入信号IN输入，将用来使所述第2电子电路初始化的重置信号RSTN3作为输出信号OUT输出。也就是说，第4应用例可以说是通过将所述第2应用例和第3应用例而构成。通过这种构成，所述第2电子电路的重置动作可以是在电源电压VDD提升时进行通电重置、利用所述第I电子电路进行任意重置、及利用所述第2电子电路自身进行任思O〈第8变形例>图67是表示本发明的数据保持装置的第8变形例的电路图。还有，本变形例的构成和之前的第5变形例(图26)大体相同，特征在于除了对非挥发性存储部NVM、电路分离部SEP、及测试电路部TEST的构成施加变更以外，还设置生成用来保护非挥发性存储部NVM的存储数据的保护信号LRSTNL的通电高保持电路40(下面称为POHH[PowerOnHighHold]电路40)。非挥发性存储部NVM包含通路开关Sla、Slb、S2a、及S2b，来代替所述晶体管Qla、Qlb、Q2a、及Q2b。通过施加这种变更，可以更确切地将铁电体元件CLla、CLlb、CL2a、及CL2b的两端之间短路，从而保护存储数据。而且，非挥发性存储部NVM是基于输入至各闸极的保护信号LRSTNL而接通/断开，且包含在数据保持装置的电源接通/断开时将铁电体元件CLla、CLlb、CL2a、及CL2b的两端分别和接地端短路的N通道型场效晶体管Q3a、Q3b、Q3c、Q4a、Q4b、及Q4c。通过施加这种变更，借助铁电体元件CLla、CLlb、CL2a、及CL2b的两端之间的短路，可以进一步强化存储数据的保护。电路分离部SEP包含3态否定或运算器NORl及N0R2，来代替所述3态反相器INV9及INVlO。否定或运算器NORl及N0R2输出回路结构部LOOP的存储数据和保护信号LRSTNL的否定或信号。而且，否定或运算器NORl及N0R2均根据控制信号El而将各输出端设为高阻抗状态。测试电路部TEST包含3态否定或运算器N0R3N0R6，来代替所述3态反相器INVllINV14。否定或运算器N0R3及N0R4输出施加于第I数字板线PL1_DN的数字信号和保护信号LRSTNL的否定或信号。否定或运算器N0R5及N0R6输出施加于第2数字板线PL2_DN的数字信号和保护信号LRSTNL的否定或信号。而且，否定或运算器N0R3N0R6根据U系统的反转模拟使能信号TESTUB或者D系统的反转模拟使能信号TESTDB，而将各输出端设为高阻抗状态。〈Ρ0ΗΗ电路>图68是表示POHH电路40的一构成例的电路图。本构成例的POHH电路40包含P通道型场效晶体管41、及N通道型场效晶体管42。晶体管41的源极连接于电源电压VDD的施加端。晶体管41及42的各汲极均连接于保护信号LRSTNL的输出端。晶体管42的源极连接于接地端。晶体管41及42的各闸极均连接于内部重置信号LRSTN的输入端。也就是说，POHH电路40的基本电路构成和一般的反相器段相同。POHH电路40中，要求在电源电压VDD提升时，即便内部重置信号LRSTN为高电平(VDD)，也要确切地将保护信号LRSTNL设为高电平。因此，本构成例的POHH电路40是以晶体管41的接通电阻值RonP小于晶体管42的接通电阻值RonN的方式设计。具体的设计例有将晶体管41的闸极宽设定成晶体管42的闸极宽的5倍左右。晶体管41和晶体管42的闸极长相同。通过这种设计，即便在晶体管41及42的各闸极上施加了电源电压VDD的状态(也就是说，电源提升时的最坏情况)下，从电源电压VDD达到既定值为止的过渡期间来说，晶体管41中流通的电流Ip也大于晶体管42中流通的电流In(参照图69)。因此，根据本构成例的POHH电路40，通过适当地设计晶体管41及42的接通电阻值，在电源电压VDD至少达到CMOS电路的可动作电压为止的期间，可以不依赖于内部重置信号LRSTN的逻辑电平，而将保护信号LRSTNL保持为高电平(参照图70)。还有，在电源电压VDD提升结束之后，POHH电路40作为正常的反相器执行动作。因此，在进行电源断开时的存储数据的保护动作时，通过将内部重置信号LRSTN设为低电平，而将保护信号LRSTNL设为高电平便可。〈其他变形例〉还有，本发明的构成除了所述实施方式以外，还可以在不脱离发明主旨的范围内施加各种变更。也就是说，应该认为所述实施方式的所有方面只起例示作用，而非限制作用，本发明的技术性范畴并非由所述实施方式的说明表示，而是由权利要求表示，而且应该理解为和权利要求均等的含义及范围内的全体变更都属于本发明。例如，在所述实施方式中，列举使用反相器或与非运算器作为形成回路结构部LOOP的逻辑闸极的构成为例进行了说明，但是本发明的构成并不限定于此，也可以使用否定或运算器等其他逻辑闸极。而且，在图I等中，列举使用反相器INV6、INV7和通路开关SW3、SW4的组合，作为将回路结构部LOOP和非挥发性存储部NVM电气分离的电路分离部SEP的构成要素的构成为例进行了说明，但是本发明的构成并不限定于此，还可以如图7等所示，使用3态反相器INVei、INV7'(可以将输出设为浮动的反相器)作为电路分离部SEP的构成要素。而且，电路分离部SEP的关键之处在于正常动作时可以不对铁电体元件施加电压，除了所述实施方式例示的构成(也就是说，正常动作时将施加给铁电体元件的施加电压保持为固定电压的构成)以外，还考虑将铁电体元件具有的电压施加用电极的至少一个保持为浮动状态的构成。作为具体例，考虑在图I中，当正常动作时将晶体管Qla、Qlb、Q2a、Q2b断开，将第I板线PLl及第2板线PL2设为浮动状态等方法。而且，如果变更电路构成自身，那么还可以构成为在铁电体元件和节点电压Vl(V2)的取出端之间、或者铁电体元件和板线PLl(PL2)之间最佳新的晶体管，并进行其接通/断开控制。而且,正常动作时或者数据的读出动作时，在将对于铁电体元件的施加电压保持固定的情况下，连接在铁电体元件的两端之间的晶体管接通便可，板线的电压并非必须设为低电平。而且，在图I等中，列举供给至非挥发性存储部NVM的第2电源电压VDD2比供给至回路结构部LOOP的第I电源电压VDDl高的电压电平的构成为例进行了说明，但是本发明的构成并不限定于此，也考虑第2电源电压VDD2比第I电源电压VDDl低的电压电平的构成。如上所述，在非挥发逻辑技术中，是在电源断开/接通时等驱动铁电体元件，进行暂存器数据的保存/恢复，但此处只要能将用于驱动铁电体元件的电压电平尽量下降，便可削减驱动铁电体元件时消耗的电力。例如，在回路结构部LOOP以3.3[V]的第I电源电压VDDl被驱动的情况下，如果构成为使用I.5[V]的第2电源电压VDD2来驱动非挥发性存储部NVM，那么驱动铁电体元件时不用消耗不必要的较大电力便足够。这样，在以高电压驱动回路结构部L00P，以低电压驱动非挥发性存储部NVM的情况下，没有必要构成为使形成电路分离部SEP的反相器INV6、INV7具有电平位移器功能(参照图2或图8)，如图45所示，可以使用以低于第I电源电压VDDI的第2电源电压VDD2驱动的单纯的反相器。而且，本领域技术人员可以容易地想到，将所述说明的各种实施方式任意组合而获得新的构成，这种构成当然也属于本发明的技术范畴。[工业利用可能性]本发明的技术对于实现逻辑运算电路、逻辑运算装置、CPU、MPU、DSP等处理器、搭载于可携式设备(portabledevice)等的数据保持装置的非挥发化有用。权利要求1.一种控制电路，其特征在于包括内部时钟生成部，当触发信号中出现特定的信号图案时开始生成所述控制部执行动作需要的内部时钟信号，至少到所述控制部完成既定处理为止持续生成所述内部时钟信号，之后停止生成所述内部时钟信号；及控制部，使用所述内部时钟信号来执行所述既定处理。2.根据权利要求I所述的控制电路，其特征在于所述控制部对所述触发信号中出现的数个信号图案的每一个执行不同处理。3.根据权利要求I或2所述的控制电路，其特征在于所述控制部除了使用所述内部时钟信号执行动作以外，还使用从外部输入的外部时钟信号执行动作。4.根据权利要求I或2所述的控制电路，其特征在于所述控制部具有无关于其内部状态而对控制对象电路输出固定值的控制信号的动作模式。5.根据权利要求I或2所述的控制电路，其特征在于所述内部时钟生成部在生成所述内部时钟信号时利用逻辑元件的多段连接结构。6.根据权利要求I或2所述的控制电路，其特征在于所述内部时钟生成部在生成所述内部时钟信号时利用逻辑元件的回路结构。7.根据权利要求I或2所述的控制电路，其特征在于所述内部时钟生成部包含将重叠于所述触发信号的特定的频率成分去除的滤波器。8.根据权利要求7所述的控制电路，其特征在于所述滤波器包含电容器。9.根据权利要求8所述的控制电路，其特征在于所述电容器是铁电体电容器。10.根据权利要求8所述的控制电路，其特征在于所述滤波器包含根据重置信号而将所述电容器放电的放电电路。11.根据权利要求I或2所述的控制电路，其特征在于所述内部时钟生成部包含对自身内部的所述触发信号进行传播控制的信号传播控制电路。12.根据权利要求11所述的控制电路，其特征在于所述信号传播控制电路是锁存电路。13.根据权利要求11所述的控制电路，其特征在于所述信号传播控制电路是或运算器。14.根据权利要求I或2所述的控制电路，其特征在于更包括重置部，该重置部监视电源电压而生成用来将所述控制部及所述内部时钟生成部初始化的内部重置信号。15.根据权利要求14所述的控制电路，其特征在于所述重置部在所述电源电压达到CMOS电路的可动作电压开始，直到经过既定的低电平输出期间为止的期间内，将所述内部重置信号保持为低电平。16.根据权利要求15所述的控制电路，其特征在于所述重置部包含，P通道型场效晶体管，源极连接于电源电压的施加端，闸极连接于输入信号的输入端；二极管或二极管连接型晶体管，阳极连接于所述P通道型场效晶体管的汲极，阴极连接于所述内部重置信号的输出端；以及N通道型场效晶体管，源极连接于接地端，闸极连接于所述输入信号的输入端，汲极连接于所述内部重置信号的输出端。17.根据权利要求16所述的控制电路，其特征在于所述重置部更包含反相器，该反相器是插入在所述P通道型场效晶体管及所述N通道型场效晶体管的两闸极和所述输入信号的输入端之间。18.根据权利要求16所述的控制电路，其特征在于所述重置部更包含电容器，该电容器是连接在所述内部重置信号的输出端和接地端之间。19.一种数据保持装置，包括回路结构部，使用回路状连接的数个逻辑闸极来保持数据；非挥发性存储部，使用铁电体元件的迟滞特性，将保持在所述回路结构部的数据非挥发地进行存储；及电路分离部，将所述回路结构部和所述非挥发性存储部电气分离；所述数据保持装置的特征在于包含根据权利要求I至18中任一权利要求所述的控制电路，作为生成所述回路结构部、所述非挥发性存储部、及所述电路分离部的控制信号的机构。20.根据权利要求19所述的数据保持装置，其特征在于所述非挥发性存储部包含开关元件，该开关元件在所述数据保持装置的电源接通/断开时将所述铁电体元件的两端和接地端短路。21.根据权利要求20所述的数据保持装置，其特征在于更包含保护信号生成电路，该保护信号生成电路在所述数据保持装置的电源接通/断开时生成使所述开关元件接通的保护信号。22.根据权利要求21所述的数据保持装置，其特征在于所述开关元件是N通道型场效晶体管；所述保护信号生成电路在电源电压至少达到CMOS电路的可动作电压为止的期间，将所述保护信号保持为高电平。23.根据权利要求22所述的数据保持装置，其特征在于所述保护信号生成电路包含，P通道型场效晶体管，源极连接于电源电压的施加端，闸极连接于输入信号的输入端，且汲极连接于所述保护信号的输出端；及N通道型场效晶体管，源极连接于接地端，闸极连接于所述输入信号的输入端，且汲极连接于所述保护信号的输出端；所述P通道型场效晶体管是以接通电阻值小于所述N通道型场效晶体管的方式设计。24.一种重置电路，其特征在于不对电源电压和既定的基准电压进行对比，生成从所述电源电压达到CMOS电路的可动作电压直到经过既定的低电平输出期间为止的期间内保持为低电平的重置信号。25.根据权利要求24所述的重置电路，其特征在于包含P通道型场效晶体管，源极连接于所述电源电压的施加端，闸极连接于输入信号的输入端;二极管或二极管连接型晶体管，阳极连接于所述P通道型场效晶体管的汲极，阴极连接于所述重置信号的输出端；以及N通道型场效晶体管，源极连接于接地端，闸极连接于所述输入信号的输入端，且汲极连接于所述重置信号的输出端。全文摘要本发明涉及一种控制电路及使用该控制电路的数据保持装置以及一种重置电路，本发明的控制电路10包括内部时钟生成部(12)，当触发信号(TRIGGER)中出现特定的信号图案时开始生成控制部(11)执行动作需要的内部时钟信号(LCLK)，在至少到控制部(11)完成既定处理为止的期间持续生成内部时钟信号(LCLK)，之后停止生成内部时钟信号(LCLK)；以及控制部(11)，使用内部时钟信号(LCLK)来执行所述既定处理。文档编号H03K3/3562GK102611415SQ20111044230公开日2012年7月25日申请日期2011年12月21日优先权日2010年12月21日发明者市田善信,木村启明申请人:罗姆股份有限公司