电平转换电路和半导体器件的制作方法

专利名称：电平转换电路和半导体器件的制作方法
技术领域：
本申请涉及一种电平转换电路和半导体器件。
背景技术：
在具有多个电源的半导体集成电路器件(大规模集成电路LSI)中，设置有电平移位电路以在具有不同电源电压的电路之间进行耦合(参考W02007/135799)。例如，电平移位电路用于图1所示的数字模拟转换电路(DAC电路)10。DAC电路 10根据多比特输入信号DT来输出输出电流Ιο。DAC电路10包括触发器电路11。触发器电路11的数量对应于输入信号DT的比特数来设置。触发器电路11与时钟信号CK同步，以锁存输入信号DT的相应比特，并且其输出电平以锁存电平为依据的信号。转换电路(解码器)12将触发器电路11的输出信号进行解码，以输出所解码的信号。以输入信号DT的电平为依据的第一高电位电压VDD被供应至触发器电路11和转换电路12。电平移位电路13供应有第一高电位电压VDD以及不同于第一高电位电压VDD的第二高电位电压AVD。第二高电位电压AVD是被供应以获得输出电流Io的电压，并且是高于第一高电位电压VDD的电压。电平移位电路13的数量对应于转换电路12的输出信号的比特数来设置。每一个电平移位电路13将相应单个比特信号的电平从第一高电位电压VDD 的电平转换为第二高电位电压AVD的电平。因此，每一个电平移位电路13将从相应的转换电路12输出的信号的电平转换为以第二高电位电压AVD为依据的电平，以输出所转换的信号。电平移位电路14供应有第二高电位电压AVD。电平移位电路14将时钟信号CK的电平从第一高电位电压VDD的电平转换为第二高电位电压AVD的电平，以输出所转换的时钟信号ACK。触发器电路15的数量对应于电平移位电路13的输出信号的比特数来设置。每一个触发器电路15由具有高耐压特性的晶体管形成，使得其以第二高电位电压AVD运行。每一个触发器电路15与从电平移位电路14输出的时钟信号ACK同步，以锁存相应的电平移位电路13的输出信号，并且其根据所锁存的电平来输出信号。输入至每一个触发器电路15 的比特的输入时序取决于贯穿转换电路12和电平移位电路13的信号路径中的延迟。触发器电路15设置为使得由于信号路径之间的差值延迟(differential delay)而发生变化的比特的时序彼此相一致。驱动器电路16以第二高电位电压AVD运行，并且其根据触发器电路15的输出信号产生驱动信号。电流转换电路(表示为“电流DAC”)17包括多个电流源，并且其根据驱动信号来驱动这些电流源。然后，电流转换电路17合并电流源的电流以产生输出电流Ιο。如上所述的DAC电路10包括多个由具有高耐压特性的晶体管形成的触发器电路。 具有高耐压特性的晶体管需要大的封装。因此，电平移位电路占的区域大，并且其增大了在半导体集成电路中所占的区域。

发明内容
为了解决现有技术的问题，根据一个方案，一种电平转换电路包括第一转换电路， 其将基于第一电压的信号电平的第一时钟信号转换为基于第二电压的信号电平的第二时钟信号。供应有第一电压作为工作电压的触发器电路根据第一时钟信号将基于第一电压的信号电平的信号锁存并输出。供应有第二电压作为工作电压的第二转换电路与第二时钟信号同步地将输入信号(基于触发器电路的输出信号)的信号电平转换为第二电压的信号电平。根据本发明的另一个方案，一种半导体器件包括第一电路，以第一电压运行；第二电路，以不同于所述第一电压的第二电压运行；以及电平转换电路，供应有所述第一电压和所述第二电压，其中所述电平转换电路包括第一转换电路，其将基于所述第一电压的信号电平的第一时钟信号转换为基于所述第二电压的信号电平的第二时钟信号；触发器电路，供应有所述第一电压作为工作电压，其中所述触发器电路根据所述第一时钟信号将基于所述第一电压的信号电平的信号锁存并输出；以及第二转换电路，供应有所述第二电压作为工作电压，其中所述第二转换电路与所述第二时钟信号同步地将输入信号的信号电平转换为所述第二电压的信号电平，其中该输入信号基于所述触发器电路的输出信号。根据本发明的方案，减小了电平转换电路所占的区域。本发明另外的目的和优点将部分地在以下说明中阐明，部分地在说明书中显而易见，或者也可以通过实践本发明来获悉。本发明的目的和优点将通过附加的权利要求中特别指出的元件和组合来实现和获得。应当理解，前述的大致描述和随后的详细描述都是示例性和说明性的，并不是对如同权利要求所要求保护的本发明的限制。


通过参考本优选实施例的以下说明连同附图，可以最佳地理解本发明及其目的和优点，其中图1为相关技术的D/A转换电路的方框电路图；图2为第一实施例的D/A转换电路的方框电路图；图3为半导体集成电路的方框图；图4为电平移位电路的方框电路图；图5为时钟电平移位电路的电路图；图6为电平移位电路的电路图；图7为电平移位电路的电路图；图8为示出第一实施例的运行的时序图；图9为电平移位电路的时序说明图10为第二实施例的D/A转换电路的方框电路图；图11为第二实施例的时钟电平移位电路的方框电路图；图12为示出第二实施例的运行的时序图；图13为示出第二实施例的运行的时序图；图14为示出第二实施例的运行的时序图；图15为第三实施例的D/A转换电路的方框电路图；图16为自动校正电路的电路图；图17为示出第三实施例的运行的时序图；图18为第四实施例的D/A转换电路的方框电路图；图19为示出第四实施例的运行的时序图；图20为第五实施例的D/A转换电路的方框电路图；图21为示出第五实施例的运行的时序图；图22为示出第五实施例的运行的时序图；图23为示出第五实施例的运行的时序图；图M为第六实施例的D/A转换电路的方框电路图；图25为示出第六实施例的运行的时序图；图沈为第七实施例的D/A转换电路的方框电路图；图27为自动校正电路的电路图；图观为自动校正电路的电路图；图四为示出第七实施例的运行的时序图；图30为另一个D/A转换电路的方框电路图；图31为另一个D/A转换电路的方框电路图；图32为另一个D/A转换电路的方框电路图；以及图33为另一个D/A转换电路的方框电路图。
具体实施例方式
将参照附图描述电平转换电路的实施例。如图3所示，半导体集成电路(LSI) 20包括以第一高电位电压VDl运行的逻辑电路21 (电源域)以及以第二高电位电压VD2运行的外围电路22和23 (电源域)。逻辑电路21例如是处理诸如图像数据和运动图像数据等数字信号的电路。外围电路22和23例如是处理诸如音频信号等模拟信号的模拟电路。外围电路22例如是将数字信号转换为模拟信号的数字模拟转换电路(DAC电路)。外围电路23例如是将模拟信号转换为数字信号的模拟数字转换电路(ADC电路)。逻辑电路21将多比特信号输出到电平移位电路M。电平移位电路M包括对应于信号比特数的多个电平移位器。时钟信号CK被供应至电平移位电路24。例如，在电平移位电路M中，时钟信号CK被供应至与逻辑电路21同步运行的电路部分。电平移位电路M 与时钟信号CK同步运行，并且其将处于第一高电位电压VDl电平的信号转换为处于第二高电位电压VD2电平的信号。电平移位电路M与时钟信号CK同步运行，使得其与多比特信号的时序相一致。外围电路22响应于电平移位电路M的输出信号来输出模拟信号Aout。
外围电路23将供应的模拟信号Ain转换为多比特数字信号。电平移位电路25包括对应于数字信号的比特数的多个电平移位器。电平移位电路25供应有时钟信号CK。电平移位电路25与时钟信号CK同步运行，并且其将处于第二高电位电压VD2电平的信号转换为处于第一高电位电压VDl电平的信号。电平移位电路25与时钟信号CK同步运行，使得其与多比特信号的时序相一致。逻辑电路21接收电平移位电路25的输出信号。只要逻辑电路21以第一高电位电压VDl运行，则逻辑电路21的结构没有具体限制。此外，只要外围电路22和23以第二高电位电压VD2运行，则它们不局限于模拟电路。 例如，外围电路22可以是与外部电路之间的接口电路。此外，在图3中，外围电路22耦合至电平移位电路24，但是外围电路22也能够以外围电路22包括电平移位电路M的方式形成。类似地，外围电路23耦合至电平移位电路 25，但是外围电路23也能够以外围电路23包括电平移位电路25的方式形成。数字模拟转换电路的实施例将作为包括电平移位电路的外围电路的示例来进行描述。在以下说明中，将相同的附图标号给于相同的元件，并且省略对这些元件的全部或部分的说明。[第一实施例]如图2所示，数字模拟转换电路(DAC电路)30包括电平移位电路(电平转换电路)31和模拟电路32。电平移位电路31将处于第一高电位电压VDD电平的输入信号转换为处于第二高电位电压AVD电平的信号。模拟电路32根据电平移位电路31的输出信号产生模拟信号。电平移位电路31包括触发器电路(以下简称FF电路)33，其中数字信号DTn被供应至触发器电路33。FF电路33供应有对应于信号DTn电平的第一高电位电压VDD。此外， FF电路33供应有低电位电压(例如，接地GND)。信号DTn表示多个(η比特)信号DTl至 DTn中的一个。在图2中，信号DTn的指数“η”表示比特数。在以下说明中，可以通过将参考标号(其添加有比特数)添加到信号名称上来表示包括多个比特的信号。FF电路33与时钟信号CK同步地锁存信号DTn，并且输出信号QDTn和反相信号 XQDTn，其中信号QDTn具有所锁存的电平，反相信号XQDTn具有使该锁存电平逻辑反相的电平。即，FF电路33与时钟信号CK同步运行，并且其根据信号DTn来输出互补信号QDTn和 XQDTn0转换电路34接收互补信号QDI1n和XQDI^n。转换电路34供应有第一高电位电压 VDD和低电位电压。转换电路34例如是解码器。转换电路34使η比特互补信号QDTn和 XQDTn生成m比特互补信号BDTm和XBDTm。根据转换电路；34的结构，信号QDTn和XQDTn 的比特数η以及信号BDTm和XBDTm的比特数m可为类似的值。电平移位电路35接收时钟信号CK。电平移位电路35供应有第二高电位电压AVD 和低电位电压。电平移位电路35将时钟信号CK的电平转换为第二高电位电压AVD的电平， 并且输出所转换的时钟信号ACK。时钟电平移位电路(以下简称CLS电路)36供应有从转换电路34输出的互补信号BDI^m和XBD^ii以及从电平移位电路35输出的时钟信号ACK。CLS电路36供应有第二高电位电压AVD和低电位电压。CLS电路36接收与时钟信号ACK同步的互补信号BDTm和 XBDTm,并且将所接收信号的电平转换为第二高电位电压AVD的电平。然后，CLS电路36锁
9存所转换的信号，并且根据所锁存的电平来输出互补信号ADTm和XADTm。模拟电路32包括驱动器电路37。驱动器电路37供应有第二高电位电压AVD和低电位电压。驱动器电路37接收从CLS电路36输出的互补信号ADTm和XADTm，并且根据互补信号ADTm和XADTm产生驱动信号。电流转换电路(表示为“电流DAC” ) 38供应有第二高电位电压AVD和低电位电压。电流转换电路38包括多个电流源，并且其根据从驱动器电路37输出的驱动信号来驱动这些电流源。然后，电流转换电路38合并电流源的电流以产生输出电流Ιο。如图4所示，FF电路33包括对应于信号DTn的比特数的η个FF电路331至33η。 FF电路331至33η是以第一高电位电压VDD运行的低电压FF电路。FF电路331至33η中的每一个由具有低压特性的晶体管形成。例如，FF电路331至33η是D型FF电路。FF电路331至33η分别包括接收信号DTl至DTn的数据输入端以及接收时钟信号CK的时钟输入端。FF电路331与时钟信号CK同步地锁存信号DT1，并且输出信号QDTl 和信号XQDT1，其中信号QDTl具有所锁存的电平，信号XQDTl具有使该锁存电平逻辑反相的电平。换句话说，FF电路331与时钟信号CK同步地锁存信号DT1，并且基于该锁存电平输出互补信号QDTl和XQDTl。类似地，FF电路332至33η与时钟信号CK同步地锁存信号 DT2至DTn，并且分别输出互补信号QDT2和XQDT2至QDTn和XQDTn。CLS电路36包括m个CLS电路361至36m，其中所述CLS电路361至36m分别接收从转换电路34输出的互补信号BDTl和XBDTl至BDTm和XBDTm。CLS电路361包括动态比较器电路(以下简称DC电路)411和锁存电路421。DC 电路411供应有互补信号BDTl和XBDTl以及时钟信号ACK。DC电路411与时钟信号ACK 同步运行，并且其根据第二高电位电压AVD的电平将互补信号BDTl和XBDTl转换为互补信号⑶Tl和X⑶Tl。锁存电路421锁存互补信号⑶Tl和X⑶Tl，并且其根据各自的锁存电平输出互补信号ADTl和XADTl。如图5所示，时钟信号ACK被供应至P沟道MOS晶体管TPl的栅极以及N沟道MOS 晶体管Tm的栅极。第二高电位电压AVD被供应至晶体管TPl的源极。晶体管TPl的漏极耦合至晶体管Tm的漏极。低电位电压GND被供应至晶体管Tm的源极。通过将第二高电位电压AVD和低电位电压GND用作电源电压，晶体管TP1和Tm作为反相器电路51来运行。 反相器电路51使时钟信号ACK的电平逻辑反相以产生反相时钟信号XACK。反相时钟信号 XACK被供应至转换器52。转换器52包括P沟道MOS晶体管TP2至TP6以及N沟道MOS晶体管TN2至TN7。 反相时钟信号XACK被供应至P沟道MOS晶体管TP2的栅极以及N沟道MOS晶体管TN2至 TN5的栅极。第二高电位电压AVD被供应至晶体管TP2的源极。晶体管TP2的漏极耦合至P沟道MOS晶体管TP3与TP4的源极。信号BDTl (输入信号IN)被供应至晶体管TP3的栅极， 反相信号XBTDl (反相信号XIN)被供应至晶体管TP4的栅极。晶体管TP3的漏极耦合至P沟道MOS晶体管TP5的源极。晶体管TP5的漏极耦合至N沟道MOS晶体管TN6的漏极。低电位电压GND被供应至晶体管TN6的源极。晶体管 TP5与TN6的栅极互相耦合。因此，通过将晶体管TP3的源极电压和低电位电压GND用作工作电压，晶体管TP5和TN6作为反相器电路53来运行。
晶体管TP4的漏极耦合至P沟道MOS晶体管TP6的源极。晶体管TP6的漏极耦合至N沟道MOS晶体管TN7的漏极。低电位电压GND被供应至晶体管TN7的源极。晶体管 TP6与TN7的栅极互相耦合。因此，通过将晶体管TP4的源极电压和低电位电压GND用作工作电压，晶体管TP6和TN7作为反相器电路M来运行。低电位电压GND被供应至晶体管TN2、TN3、TN4以及TN5的源极。晶体管TN2的漏极耦合至晶体管TP5与TN6的漏极之间的节点Ni。节点m用作反相器电路53的输出端。 此外，节点m耦合至晶体管TP6与TN7的栅极之间的节点(即，反相器电路M的输入端)。晶体管TN4的漏极耦合至晶体管TP6与TN7的漏极之间的节点N2。节点N2用作反相器电路M的输出端。此外，节点N2耦合至晶体管TP5与TN6的栅极之间的节点(即， 反相器电路53的输入端)。晶体管TN3的漏极耦合至晶体管TP3的漏极与晶体管TP5的源极之间的节点N3。 节点N3用作反相器电路53的高电位侧的电源端。晶体管TN5的漏极耦合至晶体管TP4的漏极与晶体管TP6的源极之间的节点N4。节点N4用作反相器电路M的高电位侧的电源端。锁存电路421包括反相器电路61和62，其中反相器电路61和62分别接收来自 DC电路411(转换器52)的互补信号CDTl和XCDTl。反相器电路61的输出端耦合至与非 (NAND)电路63的第一输入端，而与非电路63的第二输入端耦合至与非电路64的输出端。 反相器电路62的输出端耦合至与非电路64的第一输入端，而与非电路64的第二输入端耦合至与非电路63的输出端。此外，与非电路63的输出端耦合至反相器电路65的输入端， 而与非电路64的输出端耦合至反相器电路66的输入端。然后，反相器电路65输出反相信号XADT1，而反相器电路66输出信号ADT1。在锁存电路421中包括的电路61至66供应有第二高电位电压AVD和低电位电压GND来作为两种类型的工作电压。将描述如上配置的时钟电平移位电路(CLS电路)361的运行。在以下说明中，低电位电压GND的电平简称“L电平”，第一高电位电压VDD的电平简称“HI电平”，以及第二高电位电压AVD的电平简称“H2电平”。当时钟信号ACK处于L电平时，反相器电路51输出处于H2电平的反相时钟信号 XACK。响应于处于H2电平的反相时钟信号XACK，晶体管TP2被去激活。这样，分别接收输入信号BDTl和XBDTl的晶体管TP3与TP4的源极变为浮接状态(floating state)。响应于处于H2电平的反相时钟信号XACK，晶体管TN2至TN5被激活。此时，被激活的晶体管TN2 将节点m处的电位设置为L电平。类似地，被激活的晶体管TN3、TN4以及TN5分别将节点 N3、N2以及N4处的电位设置为L电平。结果是，输出信号⑶Tl和X⑶Tl被设置为L电平。 该状态称为复位状态(reset state)。此外，时钟信号ACK处于L电平的周期称为复位周期 (reset period)0其次，当时钟信号ACK从L电平变为H2电平时，反相器电路51响应于处于H2电平的时钟信号ACK将处于L电平的反相时钟信号XACK输出。响应于处于L电平的反相时钟信号XACK，晶体管TP2被激活。被激活的晶体管TP2将第二高电位电压AVD供应至分别接收输入信号BDTl和XBDTl的晶体管TP3与TP4的源极。响应于处于L电平的反相时钟信号XACK，晶体管TN2至TN5被去激活。这种状态下，通过将晶体管TP3的源极电压和低电位电压GND用作工作电压，晶体管TP5和TN6作为反相器电路53来运行。此外，通过将晶体管TP4的源极电压和低电位电压GND用作工作电压，晶体管TP6和TN7作为反相器电路讨来运行。这种状态称为比较状态。此外，时钟信号ACK处于H2电平的周期称为比较周期。在比较周期中，根据供应至栅极的输入信号BDTl的电平，晶体管TP3在其源极与漏极之间产生电阻值。类似地，根据供应至栅极的输入信号XBDTl的电平，晶体管TP4在其源极与漏极之间产生电阻值。例如，当信号BDTl处于L电平且信号XBDTl处于Hl电平时，晶体管TP3的导通电阻值小于晶体管TP4的导通电阻值。这种情况下，节点N3处的电位变得高于节点N4处的电位。这样，节点m处的电位变得高于节点N2处的电位。根据节点N2处的电位，晶体管 TP5被激活，晶体管TN6被去激活。此外，根据节点m处的电位，晶体管TP6被去激活，晶体管TN7被激活。因此，DC电路411输出处于L电平的信号CDTl以及处于H2电平的反相信号 XCDTl。另一方面，当信号BDTl处于Hl电平且信号XBDTl处于L电平时，节点附至N4处的电位变为与上述情况相反。这种情况下，根据节点N2处的电位，接着晶体管TP5被去激活，晶体管TN6被激活。此外，根据节点m处的电位，晶体管TP6被激活，晶体管TN7被去激活。因此，DC电路411输出处于H2电平的信号⑶Tl和处于L电平的反相信号X⑶Tl。当时钟信号ACK从H2电平变为L电平时，反相器电路51响应于处于L电平的时钟信号ACK将处于H2电平的反相时钟信号XACK输出。于是，DC电路411 (CLS电路361)转变为复位状态，并且其输出处于L电平的信号CDTl和XCDT1。L电平(S卩，低电位电压GND) 是复位电压的示例。DC电路411 (CLS电路361)响应于时钟信号ACK交替重复复位状态和比较状态。 然后，DC电路411在复位状态(处于复位周期)输出处于L电平的信号CDTl和XCDT1。此夕卜，DC电路411在比较状态(处于比较周期)将输入信号BDTl与XBDTl进行比较，并且将电平较高的输入信号的电平从Hl电平转换为H2电平。此外，DC电路411根据该比较结果将具有电平较低的输入信号电平(即，L电平)的输出信号输出。即，DC电路411在比较状态输出互补信号⑶Tl和X⑶Tl。锁存电路421接收DC电路411的输出信号⑶Tl和X⑶Tl，并且输出互补信号ADTl 和 XADTl。例如，DC电路411处于比较状态，并输出处于H2电平的信号⑶Tl以及处于L电平的反相信号XCDT1。此时，反相器电路61响应于处于H2电平的信号CDTl输出处于L电平的信号，而反相器电路62响应于处于L电平的反相信号XCDTl输出处于H2电平的信号。与非电路63响应于从反相器电路61输出的处于L电平的信号来输出处于H2电平的信号。这样，反相器电路65响应于从与非电路63输出的处于H2电平的信号来输出处于L电平的信号XADT1。另一方面，响应于从反相器电路62输出的处于H2电平的信号以及从与非电路63输出的处于H2电平的信号，与非电路64输出处于L电平的信号。这样， 反相器电路66响应于从与非电路64输出的处于L电平的信号来输出处于H2电平的信号 ADTl。当信号⑶Tl和X⑶Tl两者均处于L电平时，反相器电路61和62分别输出处于H2 电平的信号。此处，在比较状态运行的上述示例中，供应至与非电路63的两种输入信号均处于L电平，而从与非电路63输出的信号处于H2电平。当从比较状态转变为复位状态时， 与非电路63则接收来自反相器电路61的处于H2电平的信号，并且输出处于H2电平的信号。换句话说，当从比较状态转变为复位状态时，与非电路63保持比较状态中的输出信号的电平。另一方面，在比较状态运行的上述示例中，供应至与非电路64的两种输入信号均处于H2电平。然后，反相器电路62在复位状态输出处于H2电平的信号。因此，即使从比较状态转变为复位状态，供应至与非电路64的两种输入信号的电平仍不发生变化。这样， 与非电路64保持比较状态中的输出信号的电平(这种情况下，其为L电平)。以这种方式，当DC电路411处于比较状态时(即，当信号⑶Tl和X⑶Tl处于互补电平时)，锁存电路421锁存信号CDTl和XCDTl，并且根据各自锁存的电平来输出信号ADTl 和XADTl。另一方面，当DC电路411处于复位状态时(即，当信号⑶Tl和X⑶Tl两者均处于L电平时)，锁存电路421将信号ADTl和XADTl的电平保持在比较状态中的电平。类似于CLS电路361，CLS电路362至36m分别包括DC电路412至41m以及锁存电路422至42m。在结构上，DC电路412至41m与DC电路411相似。此外，在结构上，锁存电路422至42m与锁存电路421相似。因此，省略DC电路412至41m以及锁存电路422至 42m的电路图及对它们的说明。图6示出电平移位电路35的结构的第一示例，其中电平移位电路35转换时钟信号CK的电平。第一结构示例的电平移位电路3 包括反相器电路71和72。这些反相器电路71 和72供应有第一高电位电压VDD作为工作电压。反相器电路71接收时钟信号CK，其中时钟信号CK的幅度范围处于L电平与Hl电平之间。反相器电路71输出时钟信号CK的逻辑反相信号。反相器电路72将反相器电路71的输出信号的逻辑反相信号输出。反相器电路71的输出信号被供应至N沟道MOS晶体管TNll的栅极。反相器电路 72的输出信号被供应至N沟道MOS晶体管TN12的栅极。晶体管TNll的源极供应有低电位电压GND。晶体管TNll的漏极耦合至P沟道MOS 晶体管TPll的漏极以及P沟道MOS晶体管TP12的栅极。晶体管TN12的源极供应有低电位电压GND。晶体管TN12的漏极耦合至晶体管TP12的漏极以及晶体管TPll的栅极。晶体管TPll与TP12的源极供应有第二高电位电压AVD作为工作电压。晶体管TN11、TN12, TPll以及TP12由高耐压器件形成，并且根据第二高电位电压AVD来设置这些晶体管的耐受电压。晶体管TN12与TP12的漏极之间的节点Nll耦合至反相器电路73的输入端。反相器电路73供应有第二高电位电压AVD作为工作电压。反相器电路73输出时钟信号ACK， 其中时钟信号ACK的幅度范围处于L电平与H2电平之间。在电平移位电路35a中，响应于处于Hl电平的时钟信号CK，晶体管TNll被去激活，晶体管TN12被激活。这样，晶体管TPll被激活，晶体管TP12被去激活。然后，反相器电路73响应于节点Nll处的电位来输出处于H2电平的时钟信号ACK。另一方面，在时钟信号CK处于L电平的情况下，晶体管TNll被激活，晶体管TN12被去激活，于是晶体管TPll 被去激活，晶体管TP12被激活。这样，反相器电路73输出处于L电平的时钟信号ACK。以这种方式，电平移位电路3 将时钟信号CK转换为时钟信号ACK，其中时钟信号CK在低电位电压GND的电平与第一高电位电压VDD的电平之间进行放大，时钟信号ACK在低电位电压GND的电平与第二高电位电压AVD的电平之间进行放大。以这种方式配置的电平移位电路3 可以增强对功耗的抑制。即，当时钟信号CK 处于L电平时，N沟道MOS晶体管TNll被激活，节点N12处的电位被设置为L电平，于是， P沟道MOS晶体管TP12被激活，节点Nll的电平被设置为H2电平。然后，P沟道MOS晶体管TPll被去激活，N沟道MOS晶体管TN12也被去激活。因此，流经电流(flow-through current)不能稳定流过电平移位电路35a。图7示出电平移位电路35的结构的第二示例，其中电平移位电路35转换时钟信号CK的电平。在第二结构示例的电平移位电路35b中，反相器电路71的输出信号被供应至P沟道MOS晶体管TP21的栅极。反相器电路72的输出信号被供应至P沟道MOS晶体管TP22 的栅极。晶体管TP21与TP22的源极互相耦合，并且所述两个源极之间的耦合节点VP耦合至P沟道MOS晶体管TP23的漏极。晶体管TP23的源极供应有第二高电位电压AVD。晶体管TP23的栅极供应有偏压Vb (具有给定电位)。晶体管TP21的漏极耦合至N沟道MOS晶体管TN21的漏极。晶体管TP22的漏极耦合至N沟道MOS晶体管TN22的漏极。晶体管TN21与TN22的栅极互相耦合。此外，晶体管TN21的栅极耦合至其漏极。晶体管TN21与TN22的源极供应有低电位电压GND。晶体管 TP22与TN22的漏极之间的节点mia耦合至反相器电路73的输入端。晶体管TP21、TP22、 ΤΡ23、ΤΝ21以及ΤΝ22由高耐压器件形成，并且根据第二高电位电压AVD来设置其耐受电压。晶体管ΤΡ23根据供应至其栅极的偏压Vb来馈送恒流。在电平移位电路3 中，当时钟信号CK处于Hl电平时，节点mia处的电位降低。反相器电路73响应于节点mia处的电位将处于H2电平的时钟信号ACK输出。当时钟信号CK处于L电平时，节点mia处的电位提高。反相器电路73响应于节点mia处的电位将处于L电平的时钟信号ACK输出。以这种方式配置的电平移位电路3 对电压较低的输入信号进行处理。S卩，基于时钟信号CK，从反相器电路71输出的信号被供应至P沟道MOS晶体管TP21的栅极，从反相器电路72输出的信号被供应至P沟道MOS晶体管TP22的栅极。因此，即使供应至反相器电路71和72来作为工作电压的第一高电位电压VDD较低，晶体管TP21和TP22两者仍均可响应于处于第一高电位电压VDD电平的信号。因此，即使输入信号的电压降低，电平移位电路3 仍可将时钟信号CK从Hl电平转换为H2电平。将描述如上配置的DAC电路30的运行。如图8所示，DAC电路30接收数据Dl至D4作为数据信号DTn。例如，数据Dl处于 Hl电平(简单示为“(H)”)，数据D2处于L电平，数据D3处于Hl电平(简直示为“(H) ”)， 以及数据D4处于L电平。首先，供应数据D1，然后供应处于Hl电平的时钟信号CK。图2所示的FF电路33在时钟信号CK从L电平上升为Hl电平时捕获数据Dl，并且输出信号QDTn。图2所示的转换电路34将信号QDTn解码，并且输出信号BDTm。图2所示的电平移位电路35将时钟信号CK的电平从Hl电平转换为H2电平，并且输出时钟信号ACK。图4所示的DC电路41m响应于处于H2电平的时钟信号ACK转变到比较状态。在比较状态，DC电路41m将信号BDTm的电平从Hl电平转换为H2电平，并且输出处于H2电平的信号CDTm以及处于L电平的反相信号XCDTm。图4所示的锁存电路4 !根据信号⑶iTm和X⑶Tm来输出信号ADTm和XADTm。图2所示的驱动器电路37响应于信号ADTm产生驱动信号。然后，电流转换电路 38响应于从驱动器电路37输出的驱动信号来输出电流Ιο。以这种方式，DAC电路30根据数据Dl来输出电流Ιο。图2所示的电平移位电路35响应于处于L电平的时钟信号CK输出处于L电平的时钟信号ACK。DC电路41m响应于处于L电平的时钟信号ACK转变为复位状态。在复位状态，DC电路41m输出处于L电平的信号⑶Tm和X⑶Tm。锁存电路421至4 !基于处于L电平的信号⑶Tm和X⑶Tm保持比较状态中的信号ADTm和XADTm的电平。这样，DAC电路30 根据数据Dl继续输出电流Ιο。其次，供应数据D2，之后，供应处于Hl电平的时钟信号CK。类似于上述情况，CLS 电路36根据数据D2来输出信号ADTm。结果是，DAC电路30根据数据D2来输出电流Ιο。 然后，类似于上述情况，DAC电路30运行数据D3和D4，并且依次根据数据D3输出电流Io 以及根据数据D4输出电流Ιο。以这种方式，在时钟信号CK的每个周期处，设置在DAC电路30中的CLS电路36m在比较状态与复位状态之间反复改变，并且其将处于Hl电平的数据信号DTn转换为处于H2电平的信号ADTm，以及根据信号ADTm来输出电流Ιο。第一实施例的电平转换电路具有以下优点。(1)使信号BDTl至BDTm的电平移位的电平移位电路31包括时钟电平移位电路 (CLS电路)36 (361至36m)。CLS电路361包括动态比较器电路(DC电路)411和锁存电路 421。CLS电路361响应于处于L电平的时钟信号ACK转变到复位状态。在复位状态，DC电路411输出处于L电平的信号⑶Tm和X⑶Tm。此外，CLS电路361响应于处于H电平的时钟信号ACK转变到比较状态。在比较状态，DC电路411将处于Hl电平的信号BDTm和XBDTm 转换为处于H2电平的信号⑶Tm和X⑶Tm。锁存电路421根据比较状态中的互补信号⑶Tm 和X⑶Tm输出互补信号ADTm和XADTm。此外，在复位状态，锁存电路421响应于处于L电平的信号⑶Tm和X⑶Tm保持比较状态中的输出电平。在CLS电路361中，在动态比较器电路411和锁存电路421中包括的高耐压晶体管的数量小于在使用电平移位电路13和触发器电路15(图1所示)且转换信号的电平以将其锁存的电路中包括的高耐压晶体管的数量(该数量减小到其大约2/3)。因此，用来形成执行电平移位的部件的区域小于现有示例中的区域。这减小了电平移位电路所占的区域。(2)如图5所示，DC电路411在P沟道MOS晶体管TP3与TP4的栅极处接收信号 BDTl和XBDTl (输入信号IN和XIN)。P沟道MOS晶体管TP3与TP4的源极经由已经被激活的晶体管TP2而供应有第二高电位电压AVD。这样，通过介于低电位电压GND与比第二高电位电压AVD低了阈值电压的电压之间的栅电压，来激活晶体管TP3和TP4。因此，在时钟电平移位电路361中，即使信号BDTl和XBDTl的电平变得较低，晶体管TP3和TP4仍均可运行，以将处于Hl电平的信号BDTl和XBDTl转换为处于H2电平的信号ADTl和XADTl。 因此，时钟电平移位电路361采用电压被降低的输入信号，并且适当地执行电平转换。(3)如图5所示，当DC电路411处于比较状态时，P沟道MOS晶体管TP5和N沟道 MOS晶体管TN6作为反相器电路53来运行，P沟道MOS晶体管TP6和N沟道MOS晶体管TN7
15作为反相器电路M来运行。例如，当信号BDTl处于L电平且反相信号XBDTl处于Hl电平时，P沟道MOS晶体管TP6和N沟道MOS晶体管TN6被去激活。反之，当信号BDTl处于Hl 电平且反相信号XBDTl处于L电平时，P沟道MOS晶体管TP5和N沟道MOS晶体管TN7被去激活。因此，流经电流不能稳定地从供应有第二高电位电压AVD的配线流到供应有低电位电压GND的配线。因此，与使用例如为电平移位馈送恒流的电路的情况相比，其减小了功耗电流(consumption current)。[第二实施例]如图10所示，数字模拟转换电路(DAC电路)80包括电平移位电路31、模拟电路 32以及检测电路81。电平移位电路31执行从输入信号DTn到信号ADTm和XADTm的电平转换。模拟电路32根据信号ADTm和XADTm产生电流Ιο。检测电路81检测电平移位电路 31的状态。检测电路81供应有基于Hl电平的时钟信号CK以及基于H2电平的时钟信号ACK。 检测电路81基于时钟信号CK和ACK来检测电平移位电路31的运行时序，并且产生电平以检测结果为依据的误差信号Err。此处，将描述电平移位电路31的运行时序。如图9所示，触发器电路(FF电路)33响应于处于Hl电平的时钟信号CK锁存数据DTn。时钟电平移位电路(CLS电路)36响应于处于H2电平的时钟信号ACK转变到比较状态，并且将处于Hl电平的输入信号BDTm和XBDTm转换为处于H2电平的信号ADTm和 XADiTm0相对于FF电路33所响应的时钟信号CK，CLS电路36所响应的时钟信号ACK受到从FF电路33的输出端至CLS电路36的输入端的信号传输路径中的延迟(即，由于电平移位电路35的配线和运行所引起的延迟)的影响。CLS电路36所响应的时钟信号ACK的上升沿的时序延迟了路径中的延迟时间，其中该路径从FF电路33所响应的时钟信号CK的上升沿的时序开始传输时钟信号CK。传输时钟信号CK的路径中的延迟时间被设置为时钟延迟DLYCK。转换电路34将信号QDTn和XQDTn解码，以产生信号BDTm和XBDTm。从FF电路 33输出的信号QDTn和XQDTn受到从FF电路33的输出端到CLS电路36的输入端的信号传输路径中的延迟(即，由于转换电路34的配线和运行所引起的延迟)的影响。换句话说， 在经过了位于FF电路33与CLS电路36之间的信号传输路径中的延迟时间之后，从FF电路33输出的信号QDI1n和XQDI1n的变化表现为由CLS电路36所接收的信号BDI^m和XBDI^m 的变化。传输信号QDTn和XQDTn的路径中的延迟时间被设置为数据延迟DLYDT。电平移位电路31锁存数据DTn，以产生信号QDTn和XQDTn，并且其将信号QDTn和 XQDTn转换为信号BDTm和XBDTm，以及执行从信号BDTm和XBDiTm到信号ADiTm和XADTm的电平移位。因此，如果时钟信号ACK的上升快于根据CLS电路36处的数据DTn的信号BDTm 和XBDTm的到达，则CLS电路36捕获不确定的数据。因此，时钟延迟DLYCK在每一个周期处被设置为长于数据延迟DLYDT (DLYDT < DLYCK)，以恰当地执行捕获数据的一系列过程。此外，电平移位电路31转换FF电路33所锁存的数据的电平，以在与锁存周期类似的周期(即，时钟信号CK(时钟信号ACK)的一个周期)中将其输出。为了执行该处理，除了上述条件之外，数据延迟DLYDT与时钟信号CK(时钟信号ACK)的一个周期(Ι/fCK，其中fCK是时钟信号CK的频率)的总值被设置为大于时钟延迟DLYCK (DLYCK < Ι/fCK+DLYDT)。为了满足上述条件，要设置电平移位电路31中部件的特性和排列方式(配线延迟)。然而，时钟延迟DLYCK和数据延迟DLYDT会受到由于生产所引起的工艺条件的变化的影响以及由于工作环境所引起的配线电阻与配线电容的值的变化的影响等。第二实施例中的检测电路81监控到时钟延迟DLYCK长于数据延迟DLYDT (DLYDT < DLYCK)。将描述检测电路81的结构。如图10所示，时钟信号CK被供应至缓冲电路91和计数器92。根据转换电路34运行的延迟，缓冲电路91将延迟添加到时钟信号CK上，以产生延迟时钟信号DCK。延迟时钟信号DCK被供应至计数器93。缓冲电路91基于被供应作为工作电压的第一高电位电压VDD来产生处于Hl电平的延迟时钟信号DCK。例如，缓冲电路91由偶数级的反相器电路形成。反相器电路的级数是这样的一个总值，该总值为被设置以在最差路径中产生数据延迟DLYDT(即，由CLS电路36接收的信号 BDTm和XBDTm中的最新信号的延迟时间)的反相器电路的级数与被添加以防止延迟时钟信号DCK相对于时钟信号CK而反相的单级或双级反相器电路的级数的总和。计数器92和93例如由T型触发器电路形成。计数器92和93供应有第一高电位电压VDD作为工作电压。计数器92和93具有相似的结构。计数器92和93计数输入信号的边沿(例如，上升沿)，并且输出计数结果。计数器92对时钟信号CK进行计数，以输出信号CCKl和反相信号)(CCK1。这些信号CCKl和)(CCK1在时钟信号CK的每一个边沿(例如，上升沿)处重复反相。换句话说，计数器92通过将时钟信号CK的频率分割为二( 一比二分频)而产生分频信号CCK1，并且通过使信号CCKl逻辑反相而产生反相分频信号)(CCK1。计数器92是第一分频电路的示例。计数器93延迟时钟信号DCK进行计数，并且输出信号CCK2和反相信号)(CCK2。这些信号CCK2和)(CCK2在时钟信号CK的每一个边沿(例如，上升沿)处重复反相。换句话说，计数器93通过将延迟时钟信号DCK的频率分割为二(一比二分频)而产生分频信号 CCK2，并且通过使信号CCK2逻辑反相而产生反相分频信号)(CCK2。计数器93是第二分频电路的示例。如图11所示，时钟电平移位电路(CLS电路)94包括两个时钟电平移位电路(CLS 电路)941和942，其每一个具有的结构与时钟电平移位电路36的结构相似。第一 CLS电路 941包括动态比较器电路(DC电路)IOla和锁存电路101b。DC电路IOla接收信号CCKl和 )(CCK1，并且根据比较状态和复位状态来输出信号。锁存电路IOlb基于DC电路IOla的输出信号产生互补信号(移位分频信号)ACCK1和XACCK1。第一 CLS电路941是第一分频信号转换电路的示例。类似地，第二 CLS电路942包括动态比较器电路(DC电路)10 和锁存电路102b。 DC电路10 接收信号CCK2和)(CCK2，并且根据比较状态和复位状态来输出信号。锁存电路102b基于DC电路10 的输出信号产生互补信号(移位分频信号)ACCK2和XACCK2。第二 CLS电路942是第二分频信号转换电路的示例。如图10所示，时钟信号ACK被供应至缓冲电路95。例如，缓冲电路95由偶数级的反相器电路形成。缓冲电路95将一个CLS电路运行中的延迟(即，以DC电路和锁存电路运行中的延迟为依据的延迟)添加到时钟信号ACK上，以产生延迟时钟信号ACKD。延迟时钟信号ACKD被供应至FF电路97。缓冲电路95基于被供应作为工作电压的第二高电位电压AVD来产生处于H2电平的延迟时钟信号ACKD。从CLS电路94输出的信号ACCKl和ACCK2被供应至EOR电路96。EOR电路96计算信号ACCKl和ACCK2的异或，以产生具有以计算结果为依据的电平的检测信号CP。EOR 电路96是计算电路的示例。检测信号CP被供应至触发器电路(FF电路)97。FF电路97是D型触发器电路，并且其接收第二高电位电压AVD作为工作电压。FF 电路97的数据端供应有检测信号CP。FF电路97的时钟端供应有延迟时钟信号ACKD。FF 电路97响应于处于H2电平的延迟时钟信号ACKD来锁存检测信号CP，并且输出具有锁存电平的信号FCK。信号FCK被供应至触发器电路(FF电路)98。FF电路98是D型触发器电路，并且其接收第二高电位电压AVD作为工作电压。FF 电路98的数据端供应有从CLS电路94输出的反相信号XACCK2。FF电路98的时钟端供应有从FF电路97输出的信号FCK。FF电路98响应于处于H2电平的信号FCK锁存反相信号 XACCK2，并且输出具有锁存电平的误差信号Err。将描述如上配置的检测电路81的运行。在对运行时序的以下说明中，为了便于说明，第一高电位电压VDD与第二高电位电压AVD的电平简称“H电平”。如图12所示，当时钟信号CK在时间Tl处从L电平变为H电平时，信号CCKl变为 H电平。其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为H电平。在从时钟信号CK的上升时序经过了时钟延迟DLYCK之后，时钟信号ACK从L电平变为H电平，而信号ACCKl和ACCK2均变为H电平。这样，图10所示的EOR电路96输出处于L电平的检测信号CP。其次，当延迟时钟信号ACKD在时间T2处从L电平变为H电平时，图10所示的FF 电路97锁存检测信号CP。由于检测信号CP此时处于L电平，因而FF电路97输出处于L 电平的信号FCK。结果是，误差信号Err无变化，因而维持处于L电平。其次，当时钟信号CK在时间T3处从L电平变为H电平时，信号CCKl变为L电平。 其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为L电平。在从时钟信号CK 的上升时序经过了时钟延迟DLYCK之后，时钟信号ACK从L电平变为H电平，而信号ACCKl 和ACCK2两者均变为L电平。此时，检测信号CP停留在L电平。其次，当延迟时钟信号ACKD在时间T4处从L电平变为H电平时，图10所示的FF 电路97锁存检测信号CP。由于检测信号CP此时处于L电平，因而FF电路97输出处于L 电平的信号FCK。结果是，误差信号Err无变化，因而维持处于L电平。其次，在从时间Tl经过了对应于时钟信号CK两个周期的时间之后，信号CCKl和 CCK2返回到初始状态(时间1 。以这种方式，在时钟信号CK的每两个周期处重复上述运行。利用如上的时序设计，误差信号Err维持处于L电平。这样，不会出现时序误差。如图13所示，当时钟信号CK在时间Tl处从L电平变为H电平时，信号CCKl变为 H电平。其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为H电平。其次， 当时钟信号CK在时间T2处从L电平变为H电平时，信号CCKl变为L电平。其次，在从时间Tl处的时钟信号CK的上升时序经过了时钟延迟DLYCK之后，时钟信号ACK从L电平变为H电平。结果是，信号ACCKl维持L电平，而信号ACCK2变为H电平。因此，检测信号CP变为H电平。其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为L电平。其次，当延迟时钟信号ACKD在时间T3处从L电平变为H电平时，图10所示的FF 电路97锁存检测信号CP。由于检测信号CP此时处于H电平，因而FF电路97输出处于H电平的信号FCK。图10所示的FF电路98响应于处于H电平的信号FCK来锁存信号XACCK2。 由于信号XACCK2此时处于L电平，因而FF电路98输出处于L电平的误差信号Err。其次，当时钟信号CK在时间T4处从L电平变为H电平时，信号CCKl变为H电平。 其次，在从时间T2处的时钟信号的上升时序经过了时钟延迟DLYCK之后，时钟信号ACK从L 电平变为H电平。结果是，信号ACCKl变为H电平，而信号ACCK2变为L电平。因此，检测信号CP停留在H电平。其次，当延迟时钟信号ACKD在时间T5处从L电平变为H电平时，图10所示的FF 电路97锁存检测信号CP。由于检测信号CP此时处于H电平，因而FF电路97输出处于H 电平的信号FCK。换句话说，信号FCK维持在H电平。因此，FF电路98不执行锁存操作。 因此，误差信号Err维持在L电平。以这种方式，当时钟延迟DLYCK长于时钟信号CK的一个周期时，电平移位电路31 在时钟信号ACK被延迟时输出信号ADTm。如图14所示，当时钟信号CK在时间Tl处从L电平变为H电平时，信号CCKl变为 H电平。其次，在从时钟信号CK的上升时序经过了时钟延迟DLYCK之后，时钟信号ACK从L 电平变为H电平。结果是，信号ACCKl变为H电平，而信号ACCK2维持L电平。因此，检测信号CP变为H电平。之后，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为H 电平。其次，当延迟时钟信号ACKD在时间T2处从L电平变为H电平时，图10所示的FF 电路97锁存处于H电平的检测信号CP，并且其将信号FCK从L电平变为H电平。FF电路 98响应于处于H电平的信号FCK锁存信号XACCK2。由于信号XACCK2此时处于H电平，因而FF电路98输出处于H电平的误差信号Err。其次，在从时间Tl经过了对应于时钟信号CK 一个周期的时间之后，时钟信号CK 从L电平变为H电平，而信号CCKl变为L电平(时间1 。其次，当时钟信号ACK从L电平变为H电平时，信号ACCKl变为H电平，而信号ACCK2变为H电平。因此，检测信号CP维持在H电平。之后，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为L电平。其次，当延迟时钟信号ACKD在时间T4处从L电平变为H电平时，图10所示的FF 电路97锁存检测信号CP。由于检测信号CP此时处于H电平，因而FF电路97输出处于H 电平的信号FCK。换句话说，信号FCK维持在H电平。因此，FF电路98不执行锁存操作。 因此，误差信号Err维持在H电平。其次，在从时间Tl经过了对应于时钟信号CK两个周期的时间之后，信号CCKl和 CCK2返回到初始状态(时间T5)。此时，误差信号Err维持在H电平。通过例如用于半导体集成电路的测试设备来观察误差信号Err。该测试设备例如是晶片级测试设备或用于封装后的半导体集成电路的测试设备。该测试设备将对应于两个周期的时钟信号CK供应至半导体集成电路。对应于两个周期的时钟信号CK使检测电路81 检测电平移位电路31的运行时序，并且输出误差信号Err。如上所述，当没有出现时序误差时，误差信号Err维持在L电平，当出现时序误差时，误差信号Err维持在H电平。因此，在供应时钟信号CK之后，该测试设备通过在任意时序观察误差信号Err来确定是否存在时序误差。因此，运行速度相对较慢的测试设备可以测试以较短周期的时钟信号CK运行的半导体集成电路。存在这样的情况，其中测试设备可能不观察误差信号Err，换句话说，半导体集成电路可能不设置利用半导体集成电路的外部设备观察误差信号Err的终端。这种情况下， 由电流转换电路38产生的输出电流Io在测试设备中会导致“无效”的测试结果。例如，误差信号Err被供应至图10所示的驱动器电路37。无论输入信号ADTm和XADTm如何，当误差信号Err处于H电平时，驱动器电路37产生驱动信号以使电流转换电路38输出给定值的电流Io(例如，最大电流)。测试设备改变输入信号(即，数据信号DTn)，并且基于是否输出以数据信号DTn为依据的电流Io的事实来确定DAC电路80的状态。这样，当电流Io 不关于数据信号DTn变化时，测试设备确定DAC电路80为无效。第二实施例的电平转换电路具有以下优点。(1)检测电路81检测触发器电路33和CLS电路36的运行时序，并且根据检测结果产生误差信号Err。这样，误差信号Err的使用为触发器电路33和CLS电路36的运行时序的误差提供了检测。(2)检测电路81包括缓冲电路91。缓冲电路91将与从触发器电路33到CLS电路 36的信号传输路径相关的延迟时间添加到时钟信号CK上，以产生延迟时钟信号DCK。CLS 电路94响应于第二时钟信号ACK，将时钟信号CK的分频信号CCKl以及延迟时钟信号DCK 的分频信号CCK2从第一高电位电压VDD的电平转换为第二高电位电压AVD的电平，从而产生第一移位分频信号ACCKl和第二移位分频信号ACCK2。第一移位分频信号ACCKl和第二移位分频信号ACCK2根据数据延迟时间DLYDT与时钟延迟DLYCK之间的长度关系发生变化。当时钟信号CK 一个周期内的时钟延迟DLYCK 长于数据延迟DLYDT (DLYDT < DLYCK)时，信号ACCKl和ACCK2两者的电平均在类似的相位中发生变化(参考图12)。另一方面，当时钟信号CK 一个周期内的数据延迟DLYDT长于时钟延迟DLYCK (DLYDT > DLYCK)时，信号ACCKl和ACCK2两者的电平均在相反的相位中发生变化(参考图14)。根据数据延迟DLYDT与时钟延迟DLYCK之间的长度关系，通过执行信号 ACCKl和ACCK2的逻辑操作(异或操作)来获得检测信号CP。因此，信号ACCKl和ACCK2 的电平变化的检测为电平移位电路31的运行条件(DLYDT < DLYCK)提供了监控。(3) FF电路97响应于延迟时钟信号ACKD锁存检测信号CP，并且输出信号FCK。通过根据CLS电路94的延迟时间将第二时钟信号ACK延迟来获得延迟时钟信号ACKD。CLS 电路94使第二移位分频信号ACCK2逻辑反相，以产生反相信号XACCK2。FF电路98响应于 FF电路97的输出信号FCK锁存反相信号XACCK2。当时钟延迟DLYCK长于时钟信号CK的一个周期时，第一移位分频信号ACCKl和第二移位分频信号ACCK2的电平在相反的相位中发生变化(参考图13)。这种情况下，EOR电路96输出处于H电平的信号FCK。此时，反相信号XACCKl处于L电平。这样，FF电路98输出处于L电平的误差信号Err。因此，即使时钟延迟DLYCK长于时钟信号CK的一个周期，仍可防止电平移位电路31中时序误差的误检测。[第三实施例]
如图15所示，数字模拟转换电路(DAC电路)110包括电平移位电路31、模拟电路 32、检测电路81以及自动校正电路111。检测电路81基于时钟信号CK和ACK检测电平移位电路31的运行时序，并且产生处于以检测结果为依据的电平的误差信号Err。自动校正电路111基于误差信号Err校正电平移位电路31的运行时序。在电平移位电路31中，自动校正电路111耦合在电平移位电路35与时钟电平移位电路36之间。 自动校正电路111接收从电平移位电路35输出的时钟信号ACK。自动校正电路111将根据误差信号Err的延迟添加到时钟信号ACK上，以产生延迟时钟信号DACK。CLS电路36和 94以及缓冲电路95响应于延迟时钟信号DACK运行。如图16所示，自动校正电路111包括响应于误差信号Err互补地通断的第一开关 Sffl和第二开关SW2。第一开关SWl包括彼此并联耦合的P沟道MOS晶体管和N沟道MOS 晶体管。P沟道MOS晶体管的栅极供应有误差信号Err。N沟道MOS晶体管的栅极供应有来自反相器电路112的误差信号Err的逻辑反相信号。类似地，第二开关SW2包括彼此并联耦合的P沟道MOS晶体管和N沟道MOS晶体管。开关SW2的N沟道MOS晶体管的栅极供应有误差信号Err。开关SW2的P沟道MOS晶体管的栅极供应有来自反相器电路112的误差信号Err的逻辑反相信号。第一开关SWl包括用于接收时钟信号ACK的第一端以及耦合至缓冲电路113输入端的第二端。时钟信号ACK被进一步供应至延迟电路114。第二开关SW2包括耦合至延迟电路114输出端的第一端以及耦合至缓冲电路113输入端的第二端。缓冲电路113输出延迟时钟信号DACK。第一开关SWl响应于处于L电平的误差信号Err导通，以及响应于处于H电平的误差信号Err断开。第二开关SW2响应于处于L电平的误差信号Err断开，以及响应于处于H电平的误差信号Err导通。这样，当没有检测到误差时，第一开关SWl导通，而当检测到误差时，第一开关SWl断开。当没有检测到误差时，第二开关SW2断开，而当检测到误差时，第二开关SW2导通。将描述如上配置的自动校正电路111的运行。如图17所示，当时钟信号CK在时间Tl处从L电平变为H电平时，信号CCKl变为 H电平。其次，在从时钟信号CK的上升时序经过了时钟延迟DLYCK之后，时钟信号ACK(延迟时钟信号DACK)从L电平变为H电平。结果是，信号ACCKl变为H电平，而信号ACCK2停留在L电平。因此，检测信号CP变为H电平。之后，当延迟时钟信号DCK从L电平变为H 电平时，信号CCK2变为H电平。其次，当延迟时钟信号ACKD在时间T2处从L电平变为H电平时，图15所示的FF 电路97锁存处于H电平的检测信号CP，并且将信号FCK从L电平变为H电平。于是，FF电路98响应于处于H电平的信号FCK锁存信号XACCK2。由于信号XACCK2此时处于H电平， 因而FF电路98输出处于H电平的误差信号Err。处于H电平的误差信号Err在图16所示的自动校正电路111中分别断开开关 Sffl以及导通开关SW2。这样，自动校正电路111产生延迟时钟信号DACK，该延迟时钟信号 DACK从时钟信号ACK延迟了缓冲电路113和延迟电路114的延迟时间。因此，时钟延迟 DLYCK变得延长了图16所示的延迟电路114的延迟时间。例如，延迟电路114的延迟时间被设置为时钟信号ACK的半个周期。然而，只要电平移位电路31被设计得满足条件(DLYDT
21< DLYCK)，则延迟电路114的延迟时间可以短于或等于时钟信号ACK的半个周期。其次，当时钟信号CK在时间T3处从L电平变为H电平时，信号CCKl变为L电平。 其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为L电平。其次，当延迟时钟信号DACK从L电平变为H电平时，信号ACCKl变为H电平，其中相对于时钟信号ACK来调节延迟时钟信号DACK的延迟时间。此时，信号ACCK2维持在L电平。因此，检测信号CP变为L电平。其次，当延迟时钟信号ACKD在时间T4处从L电平变为H电平时，图15所示的FF 电路97锁存检测信号CP。由于检测信号CP此时处于L电平，因而FF电路97输出处于L 电平的信号FCK。之后，由于检测信号CP维持在L电平，因而信号FCK维持在L电平。结果是，误差信号Err维持在H电平。当误差信号Err处于H电平时，自动校正电路111将延迟电路114的延迟时间添加到时钟信号ACK上，以输出延迟时钟信号DACK。因此，电平移位电路31以正常的运行时序运行。第三实施例的电平转换电路具有以下优点。(1)自动校正电路111既从第二时钟信号ACK产生延迟时钟信号DACK，也基于检测电路81的误差信号Err校正延迟时钟信号DACK的延迟时间。换句话说，当时钟延迟 DLYCK短于数据延迟DLYDT时，自动校正电路111相对于第二时钟信号ACK延长延迟时钟信号DACK的延迟时间。这校正了电平移位电路31的运行时序。[第四实施例]如图18所示，数字模拟转换电路(DAC电路)120包括电平移位电路31、模拟电路 32、自动校正电路111以及检测电路121。除了图10所示的检测电路81的结构之外，检测电路121还包括与(AND)电路122。 与电路122供应有误差信号Err和检测信号CP。与电路122计算误差信号Err和检测信号CP的与，并且根据计算结果的电平产生第二误差信号Err2。与电路122是计算电路的示例。如上述第三实施例所述，如图19所示，当出现时序误差时，图18所示的FF电路97 输出处于H电平的信号FCK。于是，FF电路98响应于处于H电平的信号FCK输出处于H电平的第一误差信号Err。与电路122基于处于H电平的检测信号CP以及处于H电平的第一误差信号Err输出处于H电平的第二误差信号Err2。自动校正电路111响应于处于H电平的第一误差信号Err延长电路本身的延迟时间。换句话说，自动校正电路111延长延迟时钟信号DACK的延迟时间。当通过延迟时钟信号DACK的时序解决了时序误差问题时，FF电路97接着锁存处于L电平的检测信号CP，以输出处于L电平的信号FCK。然后，FF电路98继续输出处于H电平的误差信号Err。与电路122基于处于L电平的检测信号CP以及处于H电平的第一误差信号Err 输出处于L电平的第二误差信号Err2。S卩，当检测电路121检测到时序误差时，第二误差信号Err2变为H电平，并且当自动校正电路111解决时序误差问题时，第二误差信号Err2 变为L电平。虽然未示出，然而当自动校正电路111没有解决时序误差问题时，检测信号CP 不会变为L电平。这种情况下，与电路122继续输出处于H电平的第二误差信号Err2。因此，上述测试设备可以基于第二误差信号Err2来确定是否出现了时序误差。此外，该测试设备还可以基于第二误差信号Err2来确定是否已经解决了时序误差问题。
第四实施例的电平转换电路具有以下优点。(1)与电路122对检测信号CP和误差信号Err执行逻辑操作，以产生第二误差信号Err2。当通过自动校正电路111解决了时序误差时，EOR电路96输出处于L电平的检测信号CP。这样，第二误差信号Err2变为L电平。因此，就是否出现时序误差以及是否已经解决了出现的时序误差问题而言，对第二误差信号Err2的电平变化的检测为其提供了确认。[第五实施例]如图20所示，数字模拟转换电路(DAC电路)130包括电平移位电路31、模拟电路 32以及检测电路131。检测电路131监控到数据延迟DLYDT和时钟信号CK(时钟信号ACK)的一个周期(1/fCK，其中fCK是时钟信号CK的频率)的总值大于时钟延迟DLYCK (DLYCK < 1/ fCK+DLYDT)。基于该监控结果，当没有出现时序误差时，检测电路131产生例如处于L电平的误差信号Err3。当出现时序误差时，检测电路131则产生处于H电平的误差信号Err3。
检测电路131包括缓冲电路91、计数器92和93、时钟电平移位电路(CLS电路)94、 缓冲电路95、或非(NOR)电路132、触发器电路(FF电路)133以及计数器134。电路91至 95具有的结构与第二实施例中的相似，因此将省略对其的说明。或非电路132供应有从CLS电路94输出的信号ACCKl和ACCK2。或非电路132供应有第二高电位电压AVD作为工作电压。或非电路132计算信号ACCKl和ACCK2的或非， 并且产生具有以计算结果为依据的电平的检测信号CP2。或非电路132是计算电路的示例。 检测信号CP2被供应至触发器电路(FF电路)133。从缓冲电路95输出的延迟时钟信号ACKD被供应至计数器134。计数器134供应有第二高电位电压AVD作为工作电压。计数器134对延迟时钟信号ACKD进行计数以产生时钟信号CCKA。时钟信号CCKA在延迟时钟信号ACKD的每一个边沿(例如，上升沿)处重复反相。换句话说，计数器134将延迟时钟信号ACKD的频率分割为二(一比二分频)，以产生信号CCKA。计数器134是第三分频电路的示例。FF电路133供应有第二高电位电压AVD作为工作电压。FF电路133响应于处于 H电平的信号CCKA锁存检测信号CP2，并且输出具有被锁存的电平的误差信号Err3。将描述如上配置的检测电路131的运行。如图21所示，当时钟信号CK在时间Tl处从L电平变为H电平时，信号CCKl变为 H电平。其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为H电平。其次，在从时钟信号CK的上升时序经过了时钟延迟DLYCK之后，时钟信号ACK从L 电平变为H电平。结果是，信号ACCKl和ACCK2均变为H电平。因此，图20所示的或非电路132输出处于L电平的检测信号CP2。其次，当延迟时钟信号ACKD在时间T2处从L电平变为H电平时，信号CCKA从L 电平变为H电平。因此，图20所示的FF电路133锁存检测信号CP2。由于检测信号CP2此时处于L电平，因而FF电路133输出处于L电平的误差信号Err3。其次，当时钟信号CK在时间T3处从L电平变为H电平时，信号CCKl变为L电平。 其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为L电平。在从时钟信号CK的上升时序经过了时钟延迟DLYCK之后，时钟信号ACK从L电平变为H电平。结果是，信号ACCKl和ACCK2两者均变为L电平。于是，检测信号CP2变为H 电平。其次，当延迟时钟信号ACKD在时间T4处从L电平变为H电平时，信号CCKA从H电平变为L电平。此时，FF电路133不对检测信号CP2执行锁存操作。因此，误差信号Err3 维持在L电平。其次，在从时间Tl经过了对应于时钟信号CK两个周期的时间之后，信号CCKl和 CCK2返回到初始状态。以这种方式，在时钟信号CK的每两个周期处重复上述运行。利用诸如上述等的时序设计，则误差信号Err4维持在L电平。如图22所示，当时钟信号CK在时间Tl处从L电平变为H电平时，信号CCKl变为 H电平。其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为H电平。其次， 当时钟信号CK在时间T2处从L电平变为H电平时，信号CCKl变为L电平。其次，在从时间Tl处的时钟信号CK的上升时序经过了时钟延迟DLYCK之后，时钟信号ACK从L电平变为H电平。结果是，信号ACCKl维持在L电平，信号ACCK2变为H电平。 于是，检测信号CP2变为L电平。其次，当延迟时钟信号DCK从L电平变为H电平时，信号 CCK2变为L电平。其次，当延迟时钟信号ACKD在时间T3处从L电平变为H电平时，信号CCKA从L 电平变为H电平，并且FF电路133锁存检测信号CP2。由于检测信号CP2此时处于L电平， 因而FF电路133输出处于L电平的误差信号Err3。结果是，误差信号Err3无变化，并且维持在L电平。其次，当时钟信号CK在时间T4处从L电平变为H电平时，信号CCKl变为H电平。其次，在从时间T2处的时钟信号CK的上升时序经过了时钟延迟DLYCK之后，时钟信号ACK从L电平变为H电平。结果是，信号ACCKl变为H电平，信号ACCK2变为L电平。 因此，检测信号CP2维持在L电平。其次，当延迟时钟信号ACKD在时间T5处从L电平变为H电平时，信号CCKA从H电平变为L电平。因此，图20所示的FF电路133不执行锁存操作。因此，误差信号Err3维持在L电平。在从时间Tl经过了对应于时钟信号CK三个周期的时间之后，信号CCKl和CCK2 返回到初始状态。利用诸如上述等时序设计，接着误差信号Err3维持在L电平。即，没有出现时序误差。如图23所示，当时钟信号CK在时间Tl处从L电平变为H电平时，信号CCKl变为 H电平。其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为H电平。其次， 当时钟信号CK在时间T2处从L电平变为H电平时，信号CCKl变为L电平。其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为L电平。其次，在从时间Tl处的时钟信号CK的上升时序经过了时钟延迟DLYCK之后，时钟信号ACK从L电平变为H电平(时间T3)。结果是，信号ACCKl维持在L电平，信号ACCK2 也维持在L电平。因此，图20所示的或非电路132输出处于H电平的检测信号CP2。其次，当延迟时钟信号ACKD在时间T4处从L电平变为H电平时，信号CCKA从L 电平变为H电平。于是，图20所示的FF电路133响应于处于H电平的信号CCKA锁存检测信号CP2。由于检测信号CP2此时处于H电平，因而FF电路133将误差信号Err3从L电平变为H电平。其次，在从时间T2经过了对应于时钟信号CK的一个周期的时间之后，时钟信号CK 从L电平变为H电平，信号CCKl变为H电平(时间仍)。其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为H电平。其次，在从时间T2处的时钟信号CK的上升时序经过了时钟延迟DLYCK之后，时钟信号ACK从L电平变为H电平(时间T6)。结果是，信号ACCKl变为H电平，并且信号ACCK2 也变为H电平。因此，检测信号CP2变为L电平。其次，当延迟时钟信号ACKD从L电平变为H电平时，信号CCKA从H电平变为L电平。由于FF电路133此时不执行锁存操作，因而误差信号Err3维持在H电平。第五实施例的电平转换电路具有以下优点。(1)检测电路131检测触发器电路33和CLS电路36的运行时序，并且根据检测结果产生误差信号Err3。这样，误差信号Err3的使用为触发器电路33和CLS电路36的运行时序的误差提供了检测。(2)检测电路81包括缓冲电路91。缓冲电路91将与从触发器电路33到CLS电路 36的信号传输路径有关的延迟时间添加到时钟信号CK上，以产生延迟时钟信号DCK。CLS 电路94响应于第二时钟信号ACK，将时钟信号CK的分频信号CCKl以及延迟时钟信号DCK 的分频信号CCK2从第一高电位电压VDD的电平转换为第二高电位电压AVD的电平，以产生第一移位分频信号ACCKl和第二移位分频信号ACCK2。第一移位分频信号ACCKl和第二移位分频信号ACCK2根据数据延迟时间DLYDT与时钟延迟DLYCK之间的长度关系发生变化。当时钟信号CK 一个周期内的时钟延迟DLYCK 长于数据延迟DLYDT (DLYDT < DLYCK)时，信号ACCKl和ACCK2两者的电平均在类似的相位中发生变化(参考图21)。另一方面，当时钟信号CK 一个周期内的数据延迟DLYDT长于时钟延迟DLYCK (DLYDT > DLYCK)时，信号ACCKl和ACCK2两者的电平均在相反的相位中发生变化。或非电路132计算信号ACCKl和ACCK2两者的或非，以产生检测信号CP2。然后， FF电路133响应于第二延迟时钟信号ACKD的分频信号CCKA锁存检测信号CP2。这样，信号ACCKl和ACCK2的电平变化的检测为用于电平移位电路31运行的条件(DLYDT < DLYCK) 提供了监控。其次，当时钟延迟DLYCK小于时钟信号CK的一个周期和数据延迟DLYDT的总值 (DLYCK < Ι/fCK+DLYDT)时，FF电路133锁存处于L电平的检测信号CP2，以输出处于L电平的误差信号Err3 (参考图2 。另一方面，当时钟延迟DLYCK大于时钟信号CK的一个周期和数据延迟DLYDT的总值(DLYCK > Ι/fCK+DLYDT)时，FF电路133锁存处于H电平的检测信号CP2，以输出处于H电平的误差信号Err3(参考图23)。以这种方式，检测电路131 监控用于电平移位电路31运行的条件(DLYCK < Ι/fCK+DLYDT)，并且根据该监控结果产生误差信号Err3。[第六实施例]如图M所示，数字模拟转换电路(DAC电路)140包括电平移位电路31、模拟电路 32、检测电路141以及自动校正电路142。除了图20所示的检测电路131的结构之外，检测电路141还包括计数器143和与电路144。计数器143供应有从FF电路133输出的误差信号Err3。计数器143供应有第二高电位电压AVD作为工作电压。计数器143计数第三误差信号Err3，以输出第四误差信号 Err4。误差信号Err4在误差信号Err3的每一个边沿(例如，上升沿)处重复反相。换句话说，计数器143将误差信号Err3的频率分割为二(一比二分频)，以产生误差信号Err4。 计数器143是第四分频电路的示例。与电路144供应有第三误差信号Err3和第四误差信号Err4。与电路144计算第三误差信号Err3和第四误差信号Err4的与，并且根据计算结果的电平产生第五误差信号 Err5。与电路144是计算电路的示例。第四误差信号Err4被供应至自动校正电路142。自动校正电路142具有与第三实施例中的自动校正电路111相似的结构。自动校正电路142将根据第四误差信号Err4的延迟时间添加到时钟信号CK上，以产生时钟信号CK2。时钟信号CK2被供应至缓冲电路91 和触发器电路33。缓冲电路91延迟时钟信号CK2，以产生延迟时钟信号DCK。触发器电路33响应于时钟信号CK2锁存数据信号DTn。当触发器电路33接收到数据信号DTn时，自动校正电路142对时序进行调节。第五误差信号Err5与第四实施例中的第二误差信号Err2相似。当检测电路141 检测到时序误差时，第五误差信号Err5变为H电平，并且当自动校正电路142解决了时序误差问题时，第五误差信号Err5变为L电平。虽然未示出，然而当自动校正电路142没有解决时序误差问题时，误差信号Err3不会变为L电平。这样，与电路144继续输出处于H 电平的第五误差信号Err5。因此，上述测试设备可以基于第五误差信号Err5来确定是否出现了时序误差。此外，该测试设备还可以基于第五误差信号Err5来确定是否已经解决了出现的时序误差问题。将描述如上配置的检测电路141和自动校正电路142的运行。如图25所示，当时钟信号CK在时间Tl处从L电平变为H电平时，信号CCKl变为 H电平。其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为H电平。随后， 当时钟信号CK在时间T2处从L电平变为H电平时，信号CCKl变为L电平。其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为L电平。其次，在从时间Tl处的时钟信号CK的上升时序经过了时钟延迟DLYCK之后，时钟信号ACK从L电平变为H电平。结果是，信号ACCKl维持在L电平，信号ACCK2也维持在L 电平。因此，检测信号CP2维持在H电平。其次，当延迟时钟信号ACKD从L电平变为H电平时，信号CCKA从L电平变为H电平。图M所示的FF电路133响应于处于H电平的信号CCKA锁存检测信号CP2。由于检测信号CP2此时处于H电平，因而第三误差信号Err3变为H电平。结果是，第四误差信号 Err4变为H电平。其次，由于第三误差信号Err3和第四误差信号Err4处于H电平，因而第五误差信号Err5变为H电平。因此，获知了时序误差的出现。当误差信号Err4变为H电平时，如图25所示，自动校正电路142将时钟信号CK2 相对于时钟信号CK的延迟时间延长了时间dT。结果是，延迟了 FF电路33捕获数据信号 DTn时的时序。换句话说，数据延迟DLYDT变得更长。其次，当时钟信号CK在时间T3处从L电平变为H电平时，信号CCKl变为H电平。其次，当时钟信号ACK从L电平变为H电平时，信号ACCKl变为H电平。由于信号ACCK2此时处于H电平，因而检测信号CP2变为L电平。其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为H电平。其次，当延迟时钟信号ACKD从L电平变为H电平时，信号CCKA从H电平变为L电平。因此，FF电路133不执行锁存操作。因此，误差信号Err3维持在H电平。其次，当时钟信号ACK在时间"Γ4处从L电平变为H电平时，CLS电路36输出对应于数据D3的信号ADTm。以这种方式，电平移位电路31以正常的运行时序运行。之后，当延迟时钟信号ACKD从L电平变为H电平时，信号CCKA从L电平变为H电平。FF电路133响应于处于H电平的信号CCKA锁存检测信号CP2，并且输出处于L电平的误差信号Err3。由于第三误差信号Err3处于L电平，第四误差信号Err4处于H电平，因而第五误差信号Err5变为L电平。这样，从第五误差信号Err5的变化来确定是否改善时序误差问题。之后，虽然信号CCKA重复反相，然而检测信号CP2仍维持在L电平。因此，第三误差信号Err3维持在L电平，而第四误差信号Err4和第五误差信号Err5无变化。第六实施例的电平转换电路具有以下优点。(1)检测电路141监控用于电平移位电路31运行的条件(DLYCK < Ι/fCK+DLYDT)。(2)检测电路141根据监控结果产生第三误差信号Err3。自动校正电路142接收从第三误差信号Err3获得的第四误差信号Err4。当出现时序误差时，自动校正电路142延长时钟信号CK2的延迟。因此，以解决时序误差问题的方式来运行自动校正电路142。(3)与电路144计算第三误差信号Err3和第四误差信号Err4的与，并且产生第五误差信号Err5。当检测到时序误差时，第五误差信号Err5变为给定电平(例如，H电平)。 当自动校正电路142解决了时序误差问题时，第五误差信号Err5变为L电平。这样，就是否出现时序误差以及是否已经解决时序误差问题而言，对第五误差信号Err5的电平变化的检测为其提供了确认。[第七实施例]如图沈所示，数字模拟转换电路(DAC电路)150包括电平移位电路31、模拟电路 32、检测电路141以及自动校正电路151。自动校正电路151供应有第四误差信号Err4。自动校正电路151响应于第四误差信号Err4对时钟延迟DLYCK进行调节。当电平移位电路31中没有出现时序误差时，第四误差信号Err4处于L电平，当出现时序误差时，第四误差信号Err4变为H电平。当第四误差信号Err4处于H电平时，与误差信号Err4处于L电平时相比，自动校正电路151缩短了时钟延迟DLYCK。结果是，数据延迟DLYDT变得相对较长，并且解决了时序误差问题。图27示出自动校正电路151的结构的第一示例。自动校正电路151a被应用于图6所示的电平移位电路35a。如图27所示，自动校正电路151a包括开关SW31和SW32以及N沟道MOS晶体管丽1和MN2。开关SW31和SW32 由高耐压N沟道MOS晶体管形成。晶体管丽1和丽2是高耐压N沟道MOS晶体管。开关SW31包括耦合至节点Nll的第一端以及耦合至晶体管丽1的漏极的第二端。 晶体管丽1的源极供应有低电位电压GND。此外，晶体管丽1的栅极供应有反相器电路72的输出信号(输入信号XIN)。开关SW32包括耦合至节点N12的第一端以及耦合至晶体管 MN2的漏极的第二端。晶体管丽2的源极供应有低电位电压GND。此外，晶体管MN2的栅极供应有反相器电路71的输出信号(输入信号IN)。开关SW31和SW32的控制端(晶体管的栅极)供应有第四误差信号Err4。开关SW31和SW32响应于处于H电平的误差信号Err4导通，以及响应于处于L电平的误差信号Err4断开。导通的开关SW31将晶体管MNl并联耦合至电平移位电路3 的 N沟道MOS晶体管TN12。类似地，导通的开关SW32将晶体管丽2并联耦合至电平移位电路 35a的N沟道MOS晶体管I^l 1。根据该结构，与晶体管丽1和丽2没有耦合的情况相比，从节点Nll或N12流到供应有低电位电压GND导线的电流量增大。于是，节点Nll和N12处的电位变化得更快。结果是，作为电平移位电路3 输出信号的时钟信号ACK上升或下降得更快。这缩短了时钟延迟DLYCK。图28示出自动校正电路的结构的第二示例。自动校正电路151b被应用于图7所示的电平移位电路35b。如图观所示，自动校正电路151b包括晶体管MP1、开关SW33以及反相器电路152。晶体管MPl是高耐压P沟道 MOS晶体管。开关SW33由高耐压P沟道MOS晶体管形成。晶体管MPl的源极供应有第二高电位电压AVD。晶体管MPl的漏极经由开关SW33 而耦合至晶体管TP23的漏极。晶体管MPl的栅极供应有偏压Vb。反相器电路152供应有误差信号Err4。反相器电路152的输出信号被供应至开关SW33的控制端(晶体管的栅极)。开关SW33通过处于H电平的误差信号Err4导通，以及通过处于L电平的误差信号 Err4断开。导通的开关SW33将晶体管MPl并联耦合至电平移位电路35b的晶体管TP23。于是，根据该结构，与晶体管MPl没有耦合的情况相比，经由晶体管TP23和MPl而被供应至晶体管TP21和TP22的电流量增大。于是，节点附化和附加处的电位变化得更快。结果是，作为电平移位电路3 输出信号的时钟信号ACK上升或下降得更快。这缩短了时钟延迟DLYCK。将描述如上配置的自动校正电路151的运行。如图四所示，当时钟信号CK在时间Tl处从L电平变为H电平时，信号CCKl变为 H电平。其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为H电平。其次，当时钟信号CK在时间T2处从L电平变为H电平时，信号CCKl变为L电平。 其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为L电平。在从时间Tl处的时钟信号CK的上升时序经过了时钟延迟DLYCK之后，时钟信号 ACK从L电平变为H电平。结果是，信号ACCKl维持在L电平，并且信号ACCK2也维持在L 电平。因此，检测信号CP2维持在H电平。其次，当延迟时钟信号ACKD从L电平变为H电平时，信号CCKA从L电平变为H电平。图沈所示的FF电路133响应于处于H电平的信号CCKA锁存检测信号CP2。由于检测信号CP2此时处于H电平，因而FF电路133输出处于H电平的第三误差信号Err3。因此， 第四误差信号Err4变为H电平。其次，由于第三误差信号Err3和第四误差信号Err4处于H电平，因而第五误差信
28号Err5变为H电平。通过第五误差信号Err5变为H电平来获知时序误差的出现。当第四误差信号Err4变为H电平时，自动校正电路151将延迟时间缩短了 dC。因此，加快了时钟信号ACK。换句话说，缩短了时钟延迟DLYCK。结果是，加快了图沈所示的 CLS电路36捕获数据时的时序。其次，当时钟信号CK在时间T3处从L电平变为H电平时，信号CCKl变为H电平。 其次，当时钟信号ACK从L电平变为H电平时，信号ACCKl变为H电平。由于信号ACCK2此时处于L电平，因而检测信号CP2变为L电平。其次，当延迟时钟信号DCK从L电平变为H电平时，信号CCK2变为H电平。其次，当延迟时钟信号ACKD从L电平变为H电平时，信号CCKA从H电平变为L电平。然而，FF电路133的误差信号Err3停留在H电平。其次，当时钟信号ACK在时间"Γ4处从L电平变为H电平时，CLS电路36输出对应于数据D3的信号ADTm。以这种方式，电平移位电路31以正常的运行时序运行。之后，当延迟时钟信号ACKD从L电平变为H电平时，信号CCKA从L电平变为H电平。FF电路133响应于处于H电平的信号CCKA锁存检测信号CP2，并且输出处于L电平的误差信号Err3。由于第三误差信号Err3处于L电平并且第四误差信号Err4处于H电平，因而第五误差信号Err5变为L电平。通过第五误差信号Err5变为L电平来获知时序误差的改善。之后，虽然信号CCKA重复反相，然而检测信号CP2仍维持在L电平。因此，第三误差信号Err3维持在L电平，第四误差信号Err4和第五误差信号Err5无变化。第七实施例的电平转换电路具有以下优点。(1)自动校正电路151响应于误差信号Err4来校正电平移位电路35的运行时序。 当出现时序误差时，与无时序误差的情况相比，自动校正电路151加快了电平移位电路35 的运行速度。结果是，由于缩短了时钟延迟DLYCK，因而校正了电平移位电路31的运行时序。本领域的技术人员应当理解，在不脱离本发明的精神或范围的情况下，能够以许多其它形式来具体表达上述实施例。尤其，应当理解，能够以如下的形式来具体表达上述实施例。在上述实施例中，给出了假设DAC电路为模拟电路的说明。然而，模拟电路也可为模拟数字转换电路(ADC电路)等。例如，在ADC电路的情况下，转换电路34被设置为编码器。以这种方式，可以根据模拟电路的类型来改变转换电路34的结构。在上述实施例中，只要锁存电路421在复位周期中保持比较周期的信号，则锁存电路421的结构不限制于图5中所示。例如，与非电路63和64(包括两个与电路和两个反相器电路)的输出可以用作信号ADTl和XADT1。这种情况下，可以去除反相器电路65和 66。可替代地，锁存电路也可以由或非电路形成以代替图5所示的结构。适当的话，可以合并上述实施例。例如，如图30所示，电平转换电路(DAC电路160) 可以包括图M所示的检测电路141、图M所示的自动校正电路142以及图沈所示的自动校正电路151。自动校正电路142延迟FF电路33的锁存时序。自动校正电路151加快了 CLS电路36从复位状态转变到比较状态时的时序。因此，可以在更大范围内对电平移位电路31的运行时序进行调节。这可以容易地解决时序误差问题。
此外，如图31所示，电平转换电路(DAC电路170)可以包括检测电路171，其中检测电路171通过合并图18所示的检测电路121、图M所示的检测电路141、图18所示的自动校正电路111以及图M所示的自动校正电路142配置而成。此外，如图32所示，电平转换电路(DAC电路180)可以包括检测电路181，其中检测电路181通过合并图18所示的检测电路121、图对所示的检测电路141、图18所示的自动校正电路111以及图沈所示的自动校正电路151配置而成。此外，如图33所示，电平转换电路(DAC电路190)可以包括检测电路191，其中检测电路191通过合并图18所示的检测电路121、图M所示的检测电路 141、图18所示的自动校正电路111、图M所示的自动校正电路142以及图沈所示的自动校正电路151配置而成。检测电路171、181以及191中的任何一个监控上述两个条件(DLYDT < DLYCK、DLYCK < Ι/fCK+DLYDT)。以根据该监控结果解决时序误差问题的方式来运行自动校正电路111、142以及151。图6所示的电平移位电路3 使用反相器电路71和72，以基于时钟信号CK产生互补的输入信号IN和XIN。此处，当互补的输入信号IN和XIN被供应至电平移位电路35a 时，可以去除反相器电路71和72。此外，电平移位电路3 可以产生互补的输出信号。这种情况下，可以添加具有耦合至节点W2的输入端的反相器电路。利用该结构，所添加的反相器电路将从反相器电路73输出的信号ACK的反相信号输出。类似地，当互补的输入信号IN和XIN被供应至图7所示的电平移位电路35b时， 可以去除反相器电路71和72。此外，电平移位电路3 可以产生互补的输出信号。这种情况下，可以添加具有耦合至节点的输入端的反相器电路。利用该结构，所添加的反相器电路将从反相器电路73输出的信号ACK的反相信号输出。在图5中，DC电路411至41m的每一个被设计为包括反相器电路51。然而，用于多个DC电路的反相器电路51的数量可以是一个。例如，mfDC电路可以共享单独的反相器电路51。这有利于减小封装。在上面的实施例中，DC电路411至41m被设计为分别供应有互补信号BDTl和 XBDTl至BDTm和XBDTm。然而，DC电路411至41m可以不供应这种互补信号，而是分别供应信号BDTl至BDTm。这种情况下，例如，图5所示的晶体管TP3和TP4中的任何一个可以供应有给定的电压(例如，介于第一高电位电压VDD与低电位电压GND之间的中间电压 (intermediate voltage))。根据上述实施例，减小了电平转换电路所占的区域。本文列举的全部示例和条件性语言是为了教示性的目的，以帮助读者理解本发明的原理以及发明人为了促进技术而贡献的概念，并应解释为不限制于这些具体列举的示例和条件，说明书中这些示例的组织也不是为了显示本发明的优劣。尽管已经详细描述了本发明的实施例，但应理解在不背离本发明的精神和范围的情况下可作出各种变化、替换以及更改。
权利要求
1.一种电平转换电路，包括第一转换电路，其将基于第一电压的信号电平的第一时钟信号转换为基于第二电压的信号电平的第二时钟信号；触发器电路，供应有所述第一电压作为工作电压，其中所述触发器电路根据所述第一时钟信号将基于所述第一电压的信号电平的信号锁存并输出；以及第二转换电路，供应有所述第二电压作为工作电压，其中所述第二转换电路与所述第二时钟信号同步地将输入信号的信号电平转换为所述第二电压的信号电平，其中该输入信号基于所述触发器电路的输出信号。
2.根据权利要求1所述的电平转换电路，其中所述第二转换电路包括转换器，其根据所述第二时钟信号交替重复第一运行状态和第二运行状态，其中当所述转换器处于所述第一运行状态时，所述转换器将基于所述第一电压的信号电平的所述输入信号转换为基于所述第二电压的信号电平的第一信号，并且当所述转换器处于所述第二运行状态时，所述转换器产生处于复位电平的所述第一信号；以及锁存电路，其锁存所述转换器的所述第一信号，其中所述锁存电路根据在所述转换器的所述第一运行状态中所锁存的第一信号的电平产生信号，并且基于在所述转换器的所述第二运行状态中的所述复位电平的第一信号维持所锁存的第一信号的电平。
3.根据权利要求2所述的电平转换电路，其中所述转换器包括第一和第二 P沟道MOS晶体管，其中每一个包括栅极、源极以及漏极，该栅极接收多个互补信号之一；第三P沟道MOS晶体管，包括接收所述第二时钟信号的反相时钟信号的栅极，供应有所述第二电压的源极，以及耦合至所述第一和第二 P沟道MOS晶体管的所述源极的漏极；一对反相器电路，交叉耦合且包括分别耦合至所述第一和第二 P沟道MOS晶体管的所述漏极的电源端，其中该对反相器电路基于所述第二电压的信号电平产生所述第一信号； 以及多个N沟道MOS晶体管，每一个包括接收所述反相时钟信号的栅极，其中所述多个N沟道MOS晶体管与供应有复位电压的配线、该对反相器电路的输出端和所述电源端耦合或解華禹。
4.根据权利要求2所述的电平转换电路，其中所述锁存电路包括第一和第二反相器电路，其分别接收从所述转换器输出的互补信号；第一和第二与电路，其交叉耦合，并且分别接收所述第一和第二反相器电路的输出信号；以及第三和第四反相器电路，其分别接收所述第一和第二与电路的输出信号。
5.根据权利要求3所述的电平转换电路，其中所述第二转换电路包括至少一个反相器电路，其使所述第二时钟信号逻辑反相以产生所述反相时钟信号；以及转换器，其数量对应于所述互补信号的比特数来设置。
6.根据权利要求1所述的电平转换电路，其中所述触发器电路锁存η比特输入信号(η 为正数)以输出η比特信号，所述电平转换电路包括第三转换电路，供应有所述第一电压作为工作电压，所述第三转换电路将从所述触发器电路输出的η比特信号转换为m比特信号(m为正数)，所述m比特信号基于所述第一电压的信号电平，其中所述第二转换电路将由所述第三转换电路产生的m比特信号的电平转换为所述第二电压的信号电平。
7.根据权利要求6所述的电平转换电路，其中所述第三转换电路将从所述触发器电路输出的η比特信号转换为所述m比特信号以及 m比特反相信号；以及所述第二转换电路分别将所述m比特信号与所述m比特反相信号进行比较，以基于所述第二电压的信号电平产生互补信号。
8.根据权利要求1所述的电平转换电路，还包括检测电路，其检测所述触发器电路和所述第二转换电路的运行时序，并且根据检测结果产生误差信号。
9.根据权利要求2所述的电平转换电路，还包括检测电路，其检测所述触发器电路和所述第二转换电路的运行时序，并且根据所述检测结果产生误差信号。
10.根据权利要求8所述的电平转换电路，其中所述检测电路根据所述第二转换电路的输入信号相对于所述触发器电路的输出信号的第一延迟时间与所述第二时钟信号相对于所述第一时钟信号的第二延迟时间之间的长度关系产生所述误差信号。
11.根据权利要求8所述的电平转换电路，其中所述检测电路根据一个总值与所述第二时钟信号相对于所述第一时钟信号的第二延迟时间之间的长度关系产生所述误差信号， 所述总值为所述第二转换电路的输入信号相对于所述触发器电路的输出信号的第一延迟时间与所述第一时钟信号的一个周期的总和。
12.根据权利要求8所述的电平转换电路，还包括自动校正电路，其基于所述误差信号来校正所述触发器电路和所述第二转换电路中至少一个的运行时序。
13.根据权利要求8所述的电平转换电路，还包括第一自动校正电路，其基于所述误差信号校正所述第二时钟信号的时序，以产生校正时钟信号，其中所述第二转换电路与所述校正时钟信号同步地将所述输入信号的电平转换为所述第二电压的信号电平。
14.根据权利要求8所述的电平转换电路，还包括第二自动校正电路，其基于所述误差信号校正所述第一时钟信号的时序，以产生校正时钟信号，其中所述触发器电路与所述校正时钟信号同步地锁存基于所述第一电压的信号电平的信号。
15.根据权利要求8所述的电平转换电路，还包括第三自动校正电路，其基于所述误差信号校正所述第一转换电路的运行速度。
16.根据权利要求8所述的电平转换电路，其中所述检测电路包括第一延迟电路，其将所述第一时钟信号延迟与从所述触发器电路到所述第二转换电路的信号传输路径对应的时间，以产生第一延迟时钟信号；第一分频电路，其分割所述第一时钟信号以产生第一分频信号；第二分频电路，其分割所述第一延迟时钟信号以产生第二分频信号；第一分频信号转换电路，配置为与所述第二转换电路中的配置相似，其中所述第一分频信号转换电路与所述第二时钟信号同步地将所述第一分频信号转换为基于所述第二电压的信号电平的第一移位分频信号；第二分频信号转换电路，配置为与所述第二转换电路中的配置相似，其中所述第二分频信号转换电路与所述第二时钟信号同步地将所述第二分频信号转换为基于所述第二电压的信号电平的第二移位分频信号；第二延迟电路，其将所述第二时钟信号延迟与所述第一分频信号转换电路的运行对应的时间，以产生第二延迟时钟信号；第一计算电路，其计算所述第一移位分频信号和所述第二移位分频信号的异或，以产生检测信号；第一触发器电路，其与所述第二延迟时钟信号同步地锁存所述检测信号；以及第二触发器电路，其与所述第一触发器电路的输出信号同步地锁存所述第二移位分频信号的互补信号，以产生所述误差信号。
17.根据权利要求16所述的电平转换电路，其中所述检测电路还包括第二计算电路， 其计算所述检测信号和所述误差信号的与，以产生第二误差信号。
18.根据权利要求8所述的电平转换电路，其中所述检测电路包括第一延迟电路，其将所述第一时钟信号延迟与从所述触发器电路到所述第二转换电路的信号传输路径对应的时间，以产生第一延迟时钟信号；第一分频电路，其分割所述第一时钟信号以产生第一分频信号； 第二分频电路，其分割所述第一延迟时钟信号以产生第二分频信号； 第一分频信号转换电路，配置为与所述第二转换电路中的配置相似，其中所述第一分频信号转换电路与所述第二时钟信号同步地将所述第一分频信号转换为基于所述第二电压的信号电平的第一移位分频信号；第二分频信号转换电路，配置为与所述第二转换电路中的配置相似，其中所述第二分频信号转换电路与所述第二时钟信号同步地将所述第二分频信号转换为基于所述第二电压的信号电平的第二移位分频信号；第二延迟电路，其将所述第二时钟信号延迟与所述第一分频信号转换电路的运行对应的时间，以产生第二延迟时钟信号；计算电路，其计算所述第一移位分频信号和所述第二移位分频信号的或非，以产生检测信号；第三分频电路，其分割所述第二延迟时钟信号以产生第三分频信号；以及触发器电路，其与所述第三分频信号同步地锁存所述检测信号以产生第三误差信号。
19.根据权利要求18所述的电平转换电路，其中所述检测电路还包括 第四分频电路，其分割所述第三误差信号以产生第四误差信号；以及逻辑电路，其计算所述第三和第四误差信号的与，以产生第五误差信号。
20.一种半导体器件，包括 第一电路，以第一电压运行；第二电路，以不同于所述第一电压的第二电压运行；以及电平转换电路，供应有所述第一电压和所述第二电压， 其中所述电平转换电路包括第一转换电路，其将基于所述第一电压的信号电平的第一时钟信号转换为基于所述第二电压的信号电平的第二时钟信号；触发器电路，供应有所述第一电压作为工作电压，其中所述触发器电路根据所述第一时钟信号将基于所述第一电压的信号电平的信号锁存并输出；以及第二转换电路，供应有所述第二电压作为工作电压，其中所述第二转换电路与所述第二时钟信号同步地将输入信号的信号电平转换为所述第二电压的信号电平，其中该输入信号基于所述触发器电路的输出信号。
全文摘要
本发明公开了一种电平转换电路和半导体器件，该电平转换电路包括第一转换电路、触发器电路以及第二转换电路。第一转换电路将基于第一电压的信号电平的第一时钟信号转换为基于第二电压的信号电平的第二时钟信号。供应有第一电压作为工作电压的触发器电路根据第一时钟信号将基于第一电压的信号电平的信号锁存并输出。供应有第二电压作为工作电压的第二转换电路与第二时钟信号同步地将其输入信号的信号电平转换为第二电压的信号电平，所述输入信号基于触发器电路的输出信号。本发明减小了电平转换电路所占的区域。
文档编号H03K3/356GK102594302SQ201110458338
公开日2012年7月18日 申请日期2011年12月23日 优先权日2011年1月5日
发明者关户裕治, 各务智哉, 铃木久雄 申请人:富士通半导体股份有限公司