专利名称：一种用于锁相环的电荷泵电路的制作方法
技术领域：
本实用新型涉及锁相环电路，尤其涉及一种用于锁相环的电荷泵电路。
背景技术：
锁相环(PLL)是模拟及数模混合电路中的一个重要模块，主要由鉴频鉴相器 (PFD)、环路滤波器(LPF)和压控振荡器(VCO)等部分构成。处于锁定状态时，VCO输出信号与环路滤波器的输入信号之间只有一个固定的稳态相位差，而没有频差存在，且当输入信号频率在捕捉带范围内变化或相位变化时，VCO输出信号跟踪输入信号的频率和相位。在各种锁相环结构中，电荷泵锁相环(CPPLL)具有稳定性高、捕捉范围大、鉴频鉴相器(PFD)采用数字电路而便于集成的特点，被广泛应用于无线电通信、频率综合器及时钟恢复电路之中。电荷泵(charge pump,CP)是锁相环中非常重要的一个模块电路，对整个锁相环的性能起着决定性的作用，但传统电荷泵不可避免地存在电流源失配、电荷共享等非理想问题，这会直接传导到压控振荡器的控制电压上，因此会对锁相环的毛刺、输出时钟的抖动等主要性能指标产生极其重要的影响。如图1虚线框起来所示，锁相环中的电荷泵由充放电的两条恒流源构成，它通过鉴频鉴相器(PFD，输入信号为Fref、Ffb)的两个输出信号UP和DN来控制恒流源对环路滤波器(LPF)充放电，从而实现该控制电压对压控振荡器调节频率的目的。在实际电路设计中，电荷泵存在着一些非理想的因素(1)由于短沟道MOSFET的低输出阻抗，充放电流失配会随输出电压变化而变化；( 开关的时钟馈通失配和电荷注入失配增加了相位误差和控制电压的纹波；C3)电荷共享效应进一步造成了环路滤波器电容上的纹波电压，从而引起毛刺；(4)此外，还有电流的泄露。因此，在设计电荷泵时，需要找到可行的办法来尽量改善这些非理想因素。图2为一种常见的电荷泵实现电路，其中Mpl、Mp2、Mp3表示PMOS管，Mnl、Mn2、Mn3 表示NMOS管，UP、DN表示来自鉴频鉴相器的输出信号，Ich、Idisch表示充放电恒流源，UP 和DN表示PDF输出信号。当UP为0，DN为0时，镜像电流通过Mp3向LPF的电容充电；当 UP为1，DN为1时，电容通过Mn3放电；当UP为1，DN为0时，电容上的电压保持不变。该电荷泵电路简单，便于实现，但有一些缺点首先是无法保证充电电流和放电电流在输出电压变化的时候能时钟相等，这样将使压控振荡器的控制电压产生纹波，导致输出频率毛刺的产生。另外，UP和DN所控制的开关分别是PMOS和NM0S，它们的导通和截止快慢不一样， 以及它们在导通和截止时带来的电荷共享都会引起毛刺。由于现有电荷泵电路存在充放电流不匹配、开关时序的不匹配、电荷共享等非理想因素，给锁相环带来很大的毛刺，以致极大地影响了锁相环系统的性能。因而，有必要设计一个高性能的电荷泵电路，以达到锁相环系统高性能指标的要求。
实用新型内容针对于此，本实用新型目的在于提出一种改善性能的用于锁相环的电荷泵电路实现电路，可最大可能的减少非理想因素，降低锁相环的毛刺。为解决以上技术问题，本实用新型提供的技术方案是一种用于锁相环的电荷泵电路，包括一组互补开关电路、一上拉恒流源及一下拉恒流源；所述互补开关电路连接至锁相环鉴频鉴相器的上拉信号输出端口和下拉信号输出端口 ；所述上拉恒流源连接至互补开关电路的第一节点，所述下拉恒流源连接至所述互补开关电路的第三节点，以提供锁相环鉴环路滤波器的镜像充放电电流。较优地，包括一单位增益放大电路，所述单位增益放大电路的输入端连接所述互补开关电路的第二节点，所述单位增益放大电路的输出端连接所述互补开关电路的第四节
点ο较优地，所述互补开关关电路为一互补MOS开关电路。较优地，所述互补MOS开关电路包括第一 PMOS管、第一匪OS管，第二 PMOS管、第二匪OS管，第三PMOS管、第三匪OS管，第四PMOS管、第四NMOS管，其中所述第一 PMOS管的源极、第一 NMOS管的漏极、第二 PMOS管的源极及第二 NMOS管的漏极共同连接，形成所述互补MOS开关电路的第一节点；所述第一 PMOS管的漏极、第一 NMOS管的源极、第三PMOS管的源极、第三NMOS管的漏极共同连接，形成所述互补MOS开关电路的第二节点；所述第三 PMOS管的漏极、第三NMOS管的源极、第四PMOS管的漏极、第四NMOS管的源极共同连接，形成所述互补MOS开关电路的第三节点；所述第四PMOS管的源极、第四NMOS管的漏极、第二 PMOS管的漏极、第二匪OS管的源极共同连接，形成所述互补MOS开关电路的第四节点；所述第一 PMOS管的栅极、第一 NMOS管的栅极、第二 PMOS管的栅极及第二 NMOS管的栅极连接至锁相环鉴频鉴相器的上拉信号正相输出端口 ；所述第三PMOS管的栅极、第三NMOS管的栅
极、第四PMOS管的栅极及第四NMOS管的栅极连接至锁相环鉴频鉴相器的下拉信号输出端□。较优地，所述第一 PMOS管的栅极及所述第二 NMOS管的栅极连接至锁相环鉴频鉴相器的上拉信号负相输出端口 ；所述第二 PMOS管的栅极及所述第一 NMOS管的栅极连接至锁相环鉴频鉴相器的上拉信号正相输出端口 ；所述第三PMOS管的栅极及所述第四NMOS管的栅极连接至锁相环鉴频鉴相器的下拉信号负相输出端口 ；所述第四PMOS管的栅极及所述第三NMOS管的栅极连接至锁相环鉴频鉴相器的下拉信号正相输出端口。较优地，所述上拉恒流源为宽摆幅、共源共栅极PMOS恒流源。较优地，所述宽摆幅、共源共栅极PMOS恒流源包括第i^一 PMOS管、第十二 PMOS 管、第十三PMOS管、第十四PMOS管及第十五PMOS管，其中所述第i^一 PMOS管的源极、第十二 PMOS管的源极及第十三PMOS管的源极连接至电源；所述第十四PMOS管的源极连接至所述第十一 PMOS管的漏极；所述第十五PMOS管的源极连接至所述第十二 PMOS管的漏极； 所述第十一 PMOS管的栅极及所述第十二 PMOS管的栅极与所述第十四PMOS管的漏极连接至所述下拉恒流源；所述第十三PMOS管的栅极、第十四PMOS管的栅极及第十五PMOS管的栅极与所述第十三PMOS管的漏极连接至地；所述第十五PMOS管的漏极连接至所述互补开关电路的第一节点。较优地，所述下拉恒流源为宽摆幅、共源共栅极NMOS恒流源。较优地，所述宽摆幅、共源共栅极NMOS恒流源包括第i^一 NMOS管、第十二 NMOS 管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管及第十七NMOS管，其中所述第i^一NMOS管的源极、第十二NMOS管的源极、第十三NMOS管的源极及第十四NMOS 管的源极连接至地；所述第十五NMOS管的源极连接至所述第十一 NMOS管的漏极；所述第十六NMOS管的源极连接至所述第十二 NMOS管的漏极；所述第十七NMOS管的源极连接至所述第十三NMOS管的漏极；所述第十一 NMOS管的栅极、第十二 NMOS管的栅极及第十三NMOS 管的栅极与所述第十五NMOS管的漏极连接至电源；所述第十四NMOS管的栅极、第十五 NMOS管的栅极、第十六NMOS管的栅极及第十七NMOS管的栅极连接；所述第十四NMOS管的漏极连接至电源；所述第十六NMOS管的漏极连接至所述上拉恒流源；所述第十七NMOS管的漏极连接至所述互补开关电路的第三节点。较优地，所述上拉恒流源通过一常量电流源接至地。与现有技术相比，本实用新型用于锁相环的电荷泵电路可明显改善锁相环地性能，其包括但不仅限于以下优点宽摆幅、共源共栅电流源结构可以提高输出阻抗，改善恒流源的性能，从而较好地降低充放电流失配；采用四个互补的开关和一个单位增益放大器可以较好地消除电荷共享效应以及其他的非理想特性，大大降低相位误差。
图1是电荷泵电路的原理图；图2是常见的电荷泵电路结构；图3是本实用新型用于锁相环的电荷泵电路结构。
具体实施方式
为了使本领域的技术人员更好地理解本实用新型的技术方案，
以下结合附图和具体实施例对本实用新型作进一步的详细说明。为方便起见，以下附图标记均以字母表示元件类型，数字表示第几个元件。如Mpl 表示第一 PMOS管，Mn4表示第四NMOS管，Sffll表示第一开关等，如此类推。以下具体描述该电路的电路结构及工作原理。参见图3，表示本实用新型用于锁相环系统的电荷泵电路一较优实施例，其电路结构主要由三大部分构成(1)宽摆幅、共源共栅上拉恒流源Ibl及下拉恒流源Λ2，以提供锁相环鉴环路滤波器LPF的镜像充放电电流；(2) 4对互补的开关形成互补互补MOS开关电路，其第一节点1连接上拉恒流源让1，第三节点3连接下拉恒流源Λ2，用来控制对环路滤波器LPF的电容充放电；C3) —个单位增益的运算放大器UGB，其输入端连接互补开关电路的第二节点2，输出端连接互补开关电路的第四节点4，有助于大降低节点VOUT和上拉恒流源的输出节点SP和下拉恒流源Λ2的输出节点SN之间的电荷共享。本实施例中，为了适应输出电压VOUT的宽电压范围，以及让锁相环鉴频鉴相器的输出信号UP和DN所控制开关的一致性，采用了四个互补的开关SWll SW14，可以较好地降低时钟馈通和电荷注入的效应，具体采用图3所示结构。如图3所示，互补MOS开关电路包括4对互补的MOS开关Mpl和Mnl构成的SW11、 Mp2和管Mn2构成的SW12、Mp3和Mn3构成的SW13、Mp4和Mn4构成的SW14。具体连接关系是Mpl的源极、Mnl的漏极、Mp2的源极及Mn2的漏极共同连接，形成互补MOS开关电路的第一节点1 ；Mpl的漏极、Mnl的源极、Mp3的源极、Mn3的漏极共同连接，形成互补MOS开关电路的第二节点2 ；Mp3的漏极、Mn3的源极、Mp4的漏极、Mn4的源极共同连接，形成互补 MOS开关电路的第三节点3 ；Mp4的源极、Mn4的漏极、Mp2的漏极、Mn2的源极共同连接，形成互补MOS开关电路的第四节点4 ；MpU MnU Mp2及Mn2的栅极连接至锁相环鉴频鉴相器 LPF的上拉信号输出端口 ；Mp3、Mn3、Mp4及Mn4的栅极连接至锁相环鉴频鉴相器的下拉信号输出端口。优选方式是，锁相环鉴频鉴相器的输出信号以差分形式输出，即上拉信号分为UP、 UP_b两路输出，下拉信号为DN、DN_b两路输出。此时，Mpl及Mn2的栅极连接至锁相环鉴频鉴相器的上拉信号负相输出端口 UP_b ；Mp2及Mnl的栅极连接至锁相环鉴频鉴相器的上拉信号正相输出端口 UP ；Mp3及Mn4的栅极连接至锁相环鉴频鉴相器的下拉信号负相输出端口 DN_b ；Mp4及Mn4的栅极连接至锁相环鉴频鉴相器的下拉信号正相输出端口 DN。为了消除电荷共享的效应，本实用新型采用了一个单位增益运算放大器UGB，使输出电压VOUT等于SP节点的电压VSP及SN节点的电压VSN，这样将大大降低了节点VOUT 和节点SP和SN之间的电荷共享。当然，在实际应用情况下会对单位增益运算放大器UGB有一些特定的要求。为了使锁相环输出时钟频率范围尽可能的大，以满足不同的实际应用，压控振荡器的控制电压摆幅也必须尽可能的大，因此单位增益的运算放大器的输入电压摆幅和输出电压摆幅是要求比较大的；同时，其环路带宽也要做大一些，符合实际应用的要求。本实施例中的上拉恒流源为宽摆幅、共源共栅极PMOS恒流源，下拉恒流源为宽摆幅、共源共栅极NMOS恒流源。共源共栅电流源结构可以提高输出阻抗，改善恒流源的性能， 可以较好的降低充放电流失配的非理想特性；而宽摆幅的偏置结构则可以使其输出电压 VOUT在比较宽的范围内，充放电流的匹配特性仍然保持的比较好，因此，压控振荡器的输出频率范围可以得到很大的提高。宽摆幅、共源共栅极的恒流源电路结构具体描述如下。如图3所示，宽摆幅、共源共栅极PMOS恒流源Ibl包括Mpll、Mpl2、Mpl3、Mpl4及 Mpl5等5个PMOS管，其中Mpll、Mpl2及Mpl3的源极连接至电源VDD ；Mpl4的源极连接至 Mpll的漏极；Mpl5的源极连接至Mpl2的漏极；Mpll及Mpl2的栅极与Mpl4的漏极连接至下拉恒流源；Mpl3、Mpl4及Mpl5的栅极与Mpl3的漏极通过一常量电流源Icp连接至地；Mpl5 的漏极连接至互补开关电路的第一节点1。宽摆幅、共源共栅极匪OS恒流源Ib2包括Mnll、Mnl2、Mnl3、Mnl4、Mnl5、Mnl6及 Mnl7等7个NMOS管，其中Mnll、Mnl2、Mnl3及Mnl4的源极连接至地；Mn 15的源极连接至 Mnll的漏极；Mnl6的源极连接至Mnl2的漏极；Mnl7的源极连接至Mnl3的漏极；Mnll及 Mnl2及Mnl3的栅极与Mnl5的漏极连接至电源VDD ；Mnl4、Mnl5、Mnl6及Mnl7的栅极连接； Mnl4的漏极连接至电源VDD ；Mnl6的漏极连接至上拉恒流源，具体是连接至Mpl4的漏极； Mnl7的漏极连接至互补开关电路的第三节点3。以上实施例为一种具有高性能的电荷泵解决方案，其具体电路的实现方式具有以下特点宽摆幅，共源共栅电流源结构可以提高输出阻抗，改善恒流源的性能，可以较好的降低充放电流失配的非理想特性；采用四个互补的开关和一个单位增益放大器可以较好的消除电荷共享效应，降低了相位误差。本实用新型的电荷泵电路广泛适用于高性能数字系统的低功耗，低抖动的锁相环电路中，可明显改善锁相环的性能。以上仅是本实用新型的优选实施方式，应当指出的是，上述优选实施方式不应视为对本实用新型的限制，本实用新型的保护范围应当以权利要求所限定的范围为准。对于本技术领域的普通技术人员来说，在不脱离本实用新型的精神和范围内，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
权利要求1.一种用于锁相环的电荷泵电路，其特征在于，包括一组互补开关电路、一上拉恒流源及一下拉恒流源；所述互补开关电路连接至锁相环鉴频鉴相器的上拉信号输出端口和下拉信号输出端口 ；所述上拉恒流源连接至互补开关电路的第一节点，所述下拉恒流源连接至所述互补开关电路的第三节点，以提供锁相环鉴环路滤波器的镜像充放电电流。
2.如权利要求1所述的用于锁相环的电荷泵电路，其特征在于，包括一单位增益放大电路，所述单位增益放大电路的输入端连接所述互补开关电路的第二节点，所述单位增益放大电路的输出端连接所述互补开关电路的第四节点。
3.如权利要求1所述的用于锁相环的电荷泵电路，其特征在于，所述互补开关关电路为一互补MOS开关电路。
4.如权利要求3所述的用于锁相环的电荷泵电路，其特征在于，所述互补MOS开关电路包括第一 PMOS管、第一匪OS管，第二 PMOS管、第二匪OS管，第三PMOS管、第三匪OS管， 第四PMOS管、第四NMOS管，其中所述第一 PMOS管的源极、第一 NMOS管的漏极、第二 PMOS 管的源极及第二 NMOS管的漏极共同连接，形成所述互补MOS开关电路的第一节点；所述第一PMOS管的漏极、第一 NMOS管的源极、第三PMOS管的源极、第三NMOS管的漏极共同连接， 形成所述互补MOS开关电路的第二节点；所述第三PMOS管的漏极、第三NMOS管的源极、第四PMOS管的漏极、第四NMOS管的源极共同连接，形成所述互补MOS开关电路的第三节点； 所述第四PMOS管的源极、第四NMOS管的漏极、第二 PMOS管的漏极、第二 NMOS管的源极共同连接，形成所述互补MOS开关电路的第四节点；所述第一 PMOS管的栅极、第一 NMOS管的栅极、第二 PMOS管的栅极及第二 NMOS管的栅极连接至锁相环鉴频鉴相器的上拉信号输出端口 ；所述第三PMOS管的栅极、第三NMOS管的栅极、第四PMOS管的栅极及第四NMOS管的栅极连接至锁相环鉴频鉴相器的下拉信号输出端口。
5.如权利要求4所述的用于锁相环的电荷泵电路，其特征在于，所述第一PMOS管的栅极及所述第二 NMOS管的栅极连接至锁相环鉴频鉴相器的上拉信号负相输出端口 ；所述第二PMOS管的栅极及所述第一 NMOS管的栅极连接至锁相环鉴频鉴相器的上拉信号正相输出端口 ；所述第三PMOS管的栅极及所述第四NMOS管的栅极连接至锁相环鉴频鉴相器的下拉信号负相输出端口 ；所述第四PMOS管的栅极及所述第三NMOS管的栅极连接至锁相环鉴频鉴相器的下拉信号正相输出端口。
6.如权利要求1所述的用于锁相环的电荷泵电路，其特征在于，所述上拉恒流源为宽摆幅、共源共栅极PMOS恒流源。
7.如权利要求6所述的用于锁相环的电荷泵电路，其特征在于，所述宽摆幅、共源共栅极PMOS恒流源包括第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管及第十五PMOS管，其中所述第i^一PMOS管的源极、第十二PMOS管的源极及第十三PMOS管的源极连接至电源；所述第十四PMOS管的源极连接至所述第十一 PMOS管的漏极；所述第十五 PMOS管的源极连接至所述第十二 PMOS管的漏极；所述第十一 PMOS管的栅极及所述第十二 PMOS管的栅极与所述第十四PMOS管的漏极连接至所述下拉恒流源；所述第十三PMOS管的栅极、第十四PMOS管的栅极及第十五PMOS管的栅极与所述第十三PMOS管的漏极连接至地；所述第十五PMOS管的漏极连接至所述互补开关电路的第一节点。
8.如权利要求1所述的用于锁相环的电荷泵电路，其特征在于，所述下拉恒流源为宽摆幅、共源共栅极NMOS恒流源。
9.如权利要求8所述的用于锁相环的电荷泵电路，其特征在于，所述宽摆幅、共源共栅极NMOS恒流源包括第i^一 NMOS管、第十二 NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管及第十七NMOS管，其中所述第i^一 NMOS管的源极、第十二 NMOS管的源极、第十三NMOS管的源极及第十四NMOS管的源极连接至地；所述第十五NMOS 管的源极连接至所述第十一 NMOS管的漏极；所述第十六NMOS管的源极连接至所述第十二 NMOS管的漏极；所述第十七NMOS管的源极连接至所述第十三NMOS管的漏极；所述第i^一 NMOS管的栅极、第十二 NMOS管的栅极及第十三NMOS管的栅极与所述第十五NMOS管的漏极连接至电源；所述第十四NMOS管的栅极、第十五NMOS管的栅极、第十六NMOS管的栅极及第十七NMOS管的栅极连接；所述第十四NMOS管的漏极连接至电源；所述第十六NMOS管的漏极连接至所述上拉恒流源；所述第十七NMOS管的漏极连接至所述互补开关电路的第三节点ο
10.如权利要求1 9任一项所述的用于锁相环的电荷泵电路，其特征在于，所述上拉恒流源通过一常量电流源接至地。
专利摘要本实用新型公开一种用于锁相环的电荷泵电路，包括一组互补开关电路、一上拉恒流源及一下拉恒流源；所述互补开关电路连接至锁相环鉴频鉴相器的上拉信号输出端口和下拉信号输出端口；所述上拉恒流源连接至互补开关电路的第一节点，所述下拉恒流源连接至所述互补开关电路的第三节点，以提供锁相环鉴环路滤波器的镜像充放电电流。本实用新型可减少电荷泵的非理想因素，降低锁相环的毛刺，因而可明显改善锁相环性能。
文档编号H03L7/08GK202167988SQ201120194658
公开日2012年3月14日 申请日期2011年6月10日 优先权日2011年6月10日
发明者梁仁光, 胡胜发 申请人:安凯(广州)微电子技术有限公司