专利名称：比较器以及具备该比较器的ad转换器的制作方法
技术领域：
本发明涉及比较器以及具备该比较器的AD转换器，其中，该比较器具有:与时钟信号同步地导通/截止的开关、与所述开关的导通/截止同步地进行比较动作的差动对、以及输出所述差动对的比较结果的正反馈部。
背景技术：
图1是现有的动态比较器(dynamic comparator)的结构图。动态比较器I具有施加正反馈的两个CMOS反相器(inverter)IVl、IV2、进行输入电压IN+与IN-的大小判别的差动对D1、按时钟信号CLK来切换动态比较器I的导通/截止的开关MO。第一 CMOS反相器IVl由PMOS晶体管M3和NMOS晶体管M4构成，第二 CMOS反相器IV2由PMOS晶体管M5和NMOS晶体管M6构成。差动对Dl由NMOS晶体管Ml和NMOS晶体管M2构成。在动态比较器I通过开关MO而接通时，通过产生与供给到差动对Dl的输入电压IN+和IN-的差分对应的电流差，在作为负载而连接的第一 CMOS反相器IVl和第二 CMOS反相器IV2之间产生能力差，由此能判别输入电压IN+和IN-的大小。另外，作为与动态比较器有关的现有技术，已知有例如专利文献I。现有技术文献专利文献专利文献1:日本公开专利公报第2007-318457号
发明内容
发明要解决的课题然而，若设电源电压为VdcUPMOS晶体管M3、M5的阈值电压为Vth_p、NM0S晶体管M4、M6的阈值电压为Vth_n，当以Vdd〈Vth_p+Vth_n时这样的低电压的电源电压Vdd来进行工作时，在CMOS反相器IV1、IV2中不产生流过足够电流的能力，所以即使施加正反馈输出也不会被切换，无法正常地进行大小判别。例如图2表示CMOS反相器的输入输出均衡的状态。Veff_p表示PMOS晶体管M3的过驱动(over drive)电压,Veff_n表示NMOS晶体管M4的过驱动电压。在电源电压Vdd较高时，通过在PMOS晶体管M3的栅极-源极间施加驱动电压(Vth_p+Veff_p)，PMOS晶体管M3导通，通过在NMOS晶体管M4的栅极-源极间施加驱动电压(Vth_n+Veff_n)，NMOS晶体管M4导通。然而，当电源电压Vdd变得过于低时，由于能够使晶体管M3和M4导通的驱动电压不足，所以无法在晶体管M3和M4中流过漏极电流Id，因此无法正确地发挥正反馈功倉泛。S卩，当电源电压Vdd的状态成为无法充分确保过驱动电压Veff的低电压状态时，如图3所示，即使时钟信号CLK为高电平，施加了正反馈的两个CMOS反相器的输出电压OUT+和OUT-也不容易静定(statically determinate),所以无法在所期望的时间内进行输入电压IN+和IN-的大小判别(输入电压IN+和IN-大小的判定时间延迟)。
因此，本发明的目的是提供一种即使在Vdd〈Vth_p+Vth_n时这样的低电源电压状态下也能够正常工作的比较器以及具备该比较器的AD转换器。用于解决课题的手段为了实现上述目的，本发明涉及的比较器，具备:与时钟信号同步地导通/截止的开关、与所述开关的导通/截止同步地进行比较动作的差动对、以及输出所述差动对的比较结果的正反馈部，其特征在于，所述正反馈部具备:在第一 PMOS晶体管与第一NMOS晶体管之间插入的第一电阻、以及在第二 PMOS晶体管与第二 NMOS晶体管之间插入的第二电阻，所述正反馈部在所述第一电阻的低电位侧连接所述第二 PMOS晶体管的栅极，在所述第一电阻的高电位侧连接所述第二 NMOS晶体管的栅极，在所述第二电阻的低电位侧连接所述第一 PMOS晶体管的栅极，在所述第二电阻的高电位侧连接所述第一 NMOS晶体管的栅极。此外，为了实现上述目的，本发明涉及的AD转换器具备本发明涉及的比较器。发明效果根据本发明，即使在Vdd〈Vth_p+Vth_n时这样的低电源电压状态下也能够正常工作。
图1是现有的动态比较器I的结构图。图2表不CMOS反相器的输入输出均衡的状态。图3是表示现有技术时的判定时间的示意图。图4是表示本发明第一实施方式的动态比较器2的结构图。图5是表示应用了本发明时的判定时间的示意图。图6是表示本发明第二实施方式的动态比较器3的结构图。图7是表示本发明第三实施方式的动态比较器4的结构图。图8是表示本发明实施方式的Λ Σ型AD转换器的结构图。图9是表示本发明第四实施方式的动态比较器5的结构图。
具体实施例方式下面，参照附图对实施本发明的方式进行说明。此外，在各附图中，对栅极标注了圆圈的晶体管表示P沟道MOS晶体管,没有对栅极标注圆圈的晶体管表示N沟道MOS晶体管。图4是本发明第一实施方式的动态比较器2的结构图。动态比较器2具有:与时钟信号CLK同步地导通/截止的作为开关发挥作用的晶体管MO、与晶体管MO的导通/截止同步地进行比较动作的差动对D1、以及输出差动对Dl的比较结果的正反馈部F1，该动态比较器2集成在包括CMOS工艺的半导体集成电路中。晶体管MO在供给到栅极的时钟信号CLK为高电平时导通，在供给到栅极的时钟信号CLK为低电平时截止。在晶体管MO为导通的状态下，差动对Dl能够进行比较动作，在晶体管MO为截止的状态下，差动对Dl不能进行比较动作。晶体管MO将源极接地，将漏极与差动对Dl的源极连接。差动对Dl由源极在节点a共同连接的一对晶体管Ml和M2构成。将输入电压IN+供给到晶体管Ml的栅极，将输入电压IN-供给到晶体管M2的栅极。差动对Dl比较输入电压IN+和IN-的大小关系。正反馈部Fl具备:构成第一 CMOS反相器的晶体管M3、M4 ;在晶体管M3与M4之间插入的第一电阻Rl ;构成第二 CMOS反相器的晶体管M5、M6 ;在晶体管M5与M6之间插入的第二电阻R2。正反馈部Fl配置在电源电压Vdd与差动对Dl的漏极之间。晶体管M3和M5的源极与电源电压Vdd连接，晶体管M4的源极在节点b与晶体管Ml的漏极连接，晶体管M6的源极在节点c与晶体管M2的漏极连接。此外，与电阻Rl的低电位侧连接的晶体管M4的漏极，与晶体管M5的栅极连接。与电阻Rl的高电位侧的节点d连接的晶体管M3的漏极，与晶体管M6的栅极连接。与电阻R2的低电位侧连接的晶体管M6的漏极，与晶体管M2的栅极连接。与电阻R2的高电位侧的节点e连接的晶体管M5的漏极，与晶体管M4的栅极连接。从电阻Rl与晶体管M4的漏极的连接点取出输出电压0UT-，从电阻R2与晶体管M6的漏极的连接点取出输出电压OUT+。通过正反馈部Fl具有这样的结构，即使在电源电压Vdd为低电压的状态下，也能够对CMOS反相器的各栅极施加足够的电压，所以如图5所示，与图3相比能够缩短低电压工作下的输出的静定时间，能够在所期望的时间内进行输入电压IN+与IN-的大小判别。S卩，通过流过电阻Rl的电流产生的Rl的两端电压，能够提升晶体管M6的栅极电位，并且能降低晶体管M5的栅极电位。同样地，通过流过电阻R2的电流产生的R2的两端电压，能够提升晶体管M4的栅极电位，并且能降低晶体管M3的栅极电位。结果是，能够提升分别在晶体管M3、M4、M5、M6的栅极-源极间施加的栅极驱动电压，所以即使在电源电压Vdd为低电压状态下，也能够正确地发挥正反馈功能。图6是本发明第二实施方式的动态比较器3的结构图。与图4相同的结构省略对其的说明。在CMOS反相器的PMOS晶体管与NMOS晶体管之间插入的电阻可以是图4所示的通常的电阻体，也可以是图6的动态比较器3的正反馈部F2使用将栅极与低电位(例如接地)连接的PMOS晶体管和将栅极与高电位(例如电源电压Vdd)连接的NMOS晶体管并联组合而成的结构作为电阻。以下，将这种并联组合而成的结构称为“并联晶体管”。并联晶体管PTl由晶体管M7、M8构成，并联晶体管PT2由晶体管M9、M10构成。此时，并联晶体管PTl和PT2作为在低电源电压状态下电阻值变高、在高电源电压状态下电阻值变低这样的可变电阻发挥作用。这是因为若电源电压Vdd某种程度下降，则无法充分确保并联晶体管PTl和PT2的栅极-源极间电压，并联晶体管PTl和PT2的导通电阻增加，在并联晶体管PTl和PT2中难以流过电流。通过并联晶体管PTl和PT2作为可变电阻发挥作用，即使在CMOS反相器中几乎不流过电流这样的低电源电压状态下，也能够在电阻两端(即，并联晶体管PTl和PT2的漏极-源极间)产生足够的电位差，因此与图4相比能够以电源电压Vdd为低电压状态使动态比较器3正常工作。此外，对于图6所示的结构，可以是将并联晶体管PTl置换成把栅极与高电位连接的晶体管M7、且将并联晶体管PT2置换成把栅极与高电位连接的晶体管M9的结构(删除晶体管M8、M10)。另外，对于图6所示的结构，还可以是，将并联晶体管PTl置换成把栅极与低电位连接的晶体管M8、且将并联晶体管PT2置换成把栅极与低电位连接的晶体管MlO的结构(删除晶体管M7、M9)。但是，并联晶体管PTl和PT2的导通电阻，与仅有一个晶体管的结构相比，相对于电源电压Vdd变化的变动较小，所以图6所示的结构具有在电源电压Vdd为低电压的状态下动态比较器的工作稳定这样的优点。图7是本发明第三实施方式的动态晶体管4的结构图。对于与上述实施方式相同的结构，省略对其的说明。动态晶体管4具有将CR滤波器FLl与晶体管Ml连接、将CR滤波器FL2与晶体管M2的栅极连接的结构。通过构成这样的CR滤波器，能够在动态比较器4与所输入的时钟信号CLK同步地进行大小判别时(具体来讲是节点a的电压电平翻转时)，抑制经差动对Dl的栅极电容而叠加在输入电压IN+、IN-中的噪声。CR滤波器FLl由与晶体管Ml的栅极串联连接的电阻R3、在晶体管Ml的栅极-接地之间配置的电容器Cl构成。CR滤波器FL2由与晶体管M2的栅极串联连接的电阻R4、在晶体管M2的栅极-接地之间配置的电容器C2构成。例如图8所示的Λ Σ型AD转换器10那样，在将积分器的输出电压输入到动态比较器的差动对时，通过在积分器与差动对之间设置噪声滤波器(具体来讲是CR滤波器FLl和FL2)，能够抑制对积分器的输出传递的噪声，因此能够抑制AD转换器精度降低。此外，SP使对积分器的输出传递了噪声，也能够缩短使用了积分器的运算放大器Α2的动作恢复为正常工作为止的时间。此外，在2次以上的Λ Σ型AD转换器中，通过在积分器间的连接部等当采样时输出变动的位置插入噪声滤波器，能够抑制AD转换精度的降低。图8的情况下，在第一级的积分器的运算放大器Al与第二级的积分器的采样保持电路SH2 (sample hold circuit)之间，插入CR滤波器FL3和FL4。CR滤波器FL3由在运算放大器Al的第一输出部与米样保持电路SH2的第一输入部之间串联配置的电阻R5、在采样保持电路SH2的第一输入部与接地之间配置的电容器C15构成。CR滤波器FL4由在运算放大器Al的第二输出部与采样保持电路SH2的第二输入部之间串联配置的电阻R6、在采样保持电路SH2的第二输入部与接地之间配置的电容器C16构成。Λ Σ型AD转换器10将模拟的差动输入电压Input+、Input-转换成高电平或者低电平的数字差动输出信号Q、QX。信号Q相当于动态比较器的输出电压OUT+,信号QX相当于动态比较器的输出电压OUT-。采样保持电路SHl按照差动输出信号Q、QX来对差动输入电压Input+、Input-进行采样保持，并将该采样保持的电压供给到第一级的积分器。第一级的积分器具备:差动输入差动输出型的运算放大器Al、在运算放大器Al的差动输入输出部之间连接的电容器C11、C12。第一级的积分器的输出经CR滤波器FL3、FL4被输入到采样保持电路SH2。采样保持电路SH2按照差动输出信号Q、QX对经CR滤波器FL3、FL4而输入的第一级的积分器的输出进行采样保持，并将该差动保持的电压供给到第二级的积分器。第二级的积分器具备:差动输入差动输出型的运算放大器A2、在运算放大器A2的差动输入输出部之间连接的电容器C13、C14。第二级的积分器的输出经CR滤波器FL1、FL2被输入到动态比较器。图9是本发明第四实施方式的动态比较器5的结构图。与上述的实施方式一样的结构对其省略说明。
相对于图6的结构，动态比较器5删除了晶体管MO，将接受差动输入的差动对Dl的基准电极(图9的情况下是晶体管M1、M2的源极电极)固定为一定的低电位(例如接地)。然后，用于使动态比较器5能进行低电压工作的并联晶体管PTl和PT2，通过被输入彼此电平翻转了的时钟信号CLK和CLK_N，能够在具有与图6相同的可变电阻功能的基础上，还具有切换是否执行差动对Dl的比较动作的功能。在图6的结构的情况下,如上所述，当节点a通过开关MO而接地时,通过差动对Dl的栅极-源极间电容而过度地流过电流，噪声有可能叠加在输入电压IN+、IN-中。但是，如图9的结构那样，通过将差动对Dl的源极电极固定在固定电位，能够抑制差动对Dl的栅极-源极间电压的变动，所以能够抑制叠加在输入电压IN+、IN-中的噪声。此外，由于能够抑制叠加噪声，所以能够提高供给输入电压IN+、IN-的前级电路的稳定性。图9的动态比较器5的正反馈部F3的情况下，NMOS晶体管M7、M9的栅极分别被输入共同的时钟信号CLK，PMOS晶体管M8、MlO的栅极分别被输入共同的时钟信号CLK_N。通过向晶体管M7输入时钟信号CLK、向晶体管M8输入时钟信号CLK_N，晶体管M7、M8在同一时刻导通。对于晶体管M9、MlO也是一样。晶体管M7、M9在时钟信号CLK为高电平时导通、为低电平时截止。晶体管M8、M10在时钟信号CLK_NS高电平时截止、为低电平时导通。
当时钟信号CLK为低电平且时钟信号CLK_N为高电平时，并联晶体管PTl和PT2都截止，所以差动对Dl不能进行比较动作。相反，当时钟信号CLK为高电平且时钟信号CLK_N为低电平时，并联晶体管PTl和PT2都导通，所以差动对Dl能进行比较动作。将时钟信号CLK和CLK_N的高电平设定为电源电压Vdd的电平即可，将时钟信号CLK和CLK_N的低电平设定为接地电平即可。若将时钟信号CLK的高电平设定为电源电压Vdd的电平，则随着电源电压Vdd减少，并联晶体管PTl和PT2的导通电阻增加。因此，在时钟信号CLK和CLK_N的电平为能够使差动对Dl进行比较动作的电平时，通过并联晶体管PTl和PT2的导通电阻的增加，来提升晶体管M4、M6的栅极电位，并且降低晶体管M3、M5的栅极电位。结果是，能够提高晶体管M3、M4、M5、M6各自的栅极-源极间施加的栅极驱动电压，因此即使电源电压Vdd为低电压状态，也能够正确地发挥正反馈的功能。此外，可以设有根据时钟信号0^_“吏晶体管M3和M5导通/截止的备用电路。图9示例了备用电路SBl。备用电路SBl由在栅极输入时钟信号CLK_N的NMOS晶体管Mll和M12构成。通过设有这样的备用电路，能够按时钟信号CLK_N的时钟周期来对各晶体管的节点的电荷(例如晶体管的源极(或者漏极)与基板之间的寄生电容)进行初始化。即，即使各晶体管的节点的电荷发生变化，也能够按时钟信号CLK_N的时钟周期使该电荷返回一定的值，因此能够提高动态比较器的比较精度。图9的备用电路SBl的情况下，晶体管Ml1、M12的源极接地。晶体管MlI的漏极与晶体管M5的栅极(即并联晶体管PTl与晶体管M4的漏极之间的比较结果的输出点)连接。晶体管M12的漏极与晶体管M3的栅极(即，即并联晶体管PT2与晶体管M6的漏极之间的比较结果的输出点)连接。当时钟信号CLK_N的电平为进行差动对Dl的比较动作的低电平时，晶体管Mil、M12截止。因此，备用电路SB l在时钟信号CLK_N为低电平时在差动对Dl的比较动作中不起作用。
另一方面，在时钟信号CLK_N的电平为晶体管Ml不进行比较动作的高电平时，晶体管Mil、Ml2导通。当晶体管Mil、Ml2导通时，并联晶体管PTl和晶体管M4和晶体管M5的连接节点以及并联晶体管PT2和晶体管M6和晶体管M3的连接节点都为低电平_地电平)。此外，当晶体管Mil、M12导通时，晶体管M3、M5导通，所以并联晶体管PTl和晶体管M3和晶体管M6的连接节点d以及并联晶体管PT2和晶体管M5和晶体管M4的连接节点e都为高电平(电源电压Vdd的电平)。这样，每当时钟信号CLK_N从低电平切换到高电平时，能够将各连接节点初始化为一定电平。以上对本发明的优选实施方式进行了说明，但本发明并不局限于上述的实施例，在不脱离本发明范围的情况下还可以对上述实施例施加各种变形和置换。例如，作为本发明实施方式展示了具有由一对NMOS晶体管构成的差动对的动态比较器，但本发明还可以应用于具有由一对PMOS晶体管构成的差动对的动态比较器。此外，本发明还可以应用于分别对斜着交叉的晶体管(例如图4情况下的M3、M4、M5、M6)将可使各晶体管的漏极-源极间短路的开关元件(典型的是晶体管)并联连接的结构。此外，作为本发明的实施方式展示了 Λ Σ型AD转换器，但本发明也可以应用于管道型(pipeline)、逐次比较型、闪速型(flash)等其它形式的AD转换器。本国际申请主张基于2010年9月15日提出的日本专利申请第2010-207226号的优先权，并将日本专利申请第2010-207226号的全部内容引用到本国际申请中。符号说明1、2、3、4、5动态比较器10 Λ Σ型AD转换器Α*运算放大器C*电容器Dl差动对F*正反馈部FL*CR 滤波器IV1、IV2CM0S 反相器M*M0SFETPT1、PT2并联晶体管R* 电阻SBl备用电路SH*采样保持电路* 数字
权利要求
1.一种比较器，具备:与时钟信号同步地导通/截止的开关、与所述开关的导通/截止同步地进行比较动作的差动对、以及输出所述差动对的比较结果的正反馈部，其特征在于， 所述正反馈部具备:在第一 PMOS晶体管与第一 NMOS晶体管之间插入的第一电阻、以及在第二 PMOS晶体管与第二 NMOS晶体管之间插入的第二电阻， 所述正反馈部在所述第一电阻的低电位侧连接所述第二 PMOS晶体管的栅极，在所述第一电阻的高电位侧连接所述第二 NMOS晶体管的栅极，在所述第二电阻的低电位侧连接所述第一 PMOS晶体管的栅极，在所述第二电阻的高电位侧连接所述第一 NMOS晶体管的栅极。
2.根据权利要求1所述的比较器，其中， 所述第一电阻和所述第二电阻的电阻值随所述正反馈部的电源电压降低而升高。
3.根据权利要求2所述的比较器，其中， 所述第一电阻和所述第二电阻是将栅极与低电位连接的PMOS晶体管、将栅极与高电位连接的NMOS晶体管、或者这些晶体管的并联结构。
4.根据权利要求2所述的比较器，其中， 所述开关是所述第一电阻和所述第二电阻， 所述第一电阻和所述第二电阻具有将第一时钟信号输入到栅极的NMOS晶体管和将第二时钟信号输入到栅极的PMOS晶体管的并联结构，其中，所述第二时钟信号是对所述第一时钟信号翻转电平而得的信号， 所述差动对的基准电极被固定在固定电位。
5.根据权利要求4所述的比较器，其中， 所述比较器还具有:使所述第一 PMOS晶体管和所述第二 PMOS晶体管根据所述第二时钟信号而导通/截止的电路。
6.根据权利要求1所述的比较器，其中， 所述第一 PMOS晶体管和所述第一 NMOS晶体管是第一 CMOS反相器的构成元件， 所述第二 PMOS晶体管和所述第二 NMOS晶体管是第二 CMOS反相器的构成元件。
7.一种AD转换器，其具备权利要求1所述的比较器。
全文摘要
一种比较器，具备与时钟信号(CLK)同步地导通/截止的晶体管(M0)、与晶体管(M0)的导通/截止同步地进行比较动作的差动对(M1、M2)、输出差动对(M1、M2)的比较结果的正反馈部(F1)，正反馈部具备在PMOS晶体管(M3)与NMOS晶体管(M4)之间插入的电阻(R1)、以及在PMOS晶体管(M5)与NMOS晶体管(M6)之间插入的电阻(R2)，正反馈部在电阻(R1)的低电位侧连接PMOS晶体管(M5)的栅极，在电阻(R1)的高电位侧连接NMOS晶体管(M6)的栅极，在电阻(R2)的低电位侧连接PMOS晶体管(M3)的栅极，在电阻(R2)的高电位侧连接NMOS晶体管(M4)的栅极。
文档编号H03M1/12GK103098374SQ201180043430
公开日2013年5月8日 申请日期2011年7月22日 优先权日2010年9月15日
发明者井上文裕 申请人:三美电机株式会社