专利名称：具有同步数据加载和自定时异步数据俘获的锁存器电路的制作方法
技术领域：
本发明涉及集成电路装置，且更特定来说，涉及可在同步系统中操作的锁存器集成电路。
背景技术：
常规的锁存器集成电路经常利用反平行耦合的反相器来提供数据锁存操作。当用于同步集成电路中时，此锁存操作可与时序信号(例如，时钟信号(CLK))同步。常规的锁存器集成电路的一个实例包含脉冲锁存器，其利用充分“固定”宽度的写入启用脉冲来执行写入操作。遗憾的是，制造工艺、电压/操作温度上的改变(即，PVT改变)所导致的性能的改变可能会由于提供不充分的时间将新数据准确地加载到脉冲锁存器中而导致固定持续时间写入操作变得不可靠。在刘(Liou)的标题为“用于控制数据锁存时间的方法和装置(Method and Device for Controlling Data Latch Time) ” 的第 6，760，263 号美国专利、康达(Kanda)等人的标题为“接受包含与数据选通信号同步的串行数据信号的数据的半导体装置(Semiconductor Device Accepting Data Which Includes Serial Data Signals,in Synchronization with a Data Strobe Signal) ” 的第 6，115，322 号美国专利以及岛崎(Shimazaki)等人的标题为“脉冲锁存器电路和半导体集成电路(Pulse Latch Circuitand Semiconductor Integrated Circuit) ”的第7，411，413号美国专利中揭不了常规的锁存器集成电路的实例。
发明内容
本发明的实施例包含具有同步数据加载和自定时异步数据俘获特性的锁存器集成电路。根据本发明的这些实施例中的一些实施例，一种集成电路可包含锁存器、脉冲产生器和比较器。所述锁存器可响应于数据信号和写入启用信号。所述脉冲产生器可经配置以产生所述写入启用信号作为脉冲。此脉冲可具有与时钟信号的第一沿同步的前沿和与比较信号的一沿同步的自定时后沿。所述比较器可经配置以响应于比较所述锁存器集成电路内的至少两个节点的逻辑电平而产生比较信号。根据本发明的额外实施例，所述锁存器可包含反平行连接的第一和第二反相器。所述第二反相器可具有响应于第一反相器的输出的输入端子和响应于写入启用信号的控制端子。所述锁存器可进一步包含输入反相器，所述输入反相器可经配置以响应于所述数据信号而产生经反相数据信号。另外，所述比较器的一实施例可包含第一、第二和第三输入端子，所述第一、第二和第三输入端子分别响应于所述数据信号、所述经反相数据信号和所述第一反相器的输出。根据本发明的进一步实施例，所述脉冲产生器可包含在其中具有第一节点的匹配检测电路，所述匹配检测电路可与时钟信号同步地被重复地预充电。具体来说，此第一节点可响应于时钟信号的第二沿 而被驱动到第一逻辑电平。此第一逻辑电平可为经预充电电压电平(例如，Vdd)。具体来说，所述匹配检测电路可经配置以响应于在写入启用信号的有效阶段期间检测到比较信号的沿而将第一节点从第一逻辑电平切换到第二逻辑电平。所述比较信号的此沿可表示将新数据准确地加载到锁存器中。所述脉冲产生器还可包含=PMOS上拉晶体管，其具有连接到匹配检测电路的输出的漏极端子和响应于时钟信号的栅极端子；以及输出反相器，其具有电耦合到匹配检测电路的输出的输入。此输出反相器可经配置以产生写入启用信号。根据本发明的替代性实施例，所述脉冲产生器可包含匹配检测电路，所述匹配检测电路经配置以响应于时钟信号的第二沿而将其中的第一节点预充电到第一逻辑电平，且进一步经配置以响应于在写入启用信号的有效阶段期间检测到所述比较信号的沿而对所述第一节点进行放电。所述脉冲产生器还可包含放电箝位电路，所述放电箝位电路具有电连接到所述第一节点的输入端子和输出端子。根据本发明的一些实施例，所述放电箝位电路可包含具有连接到第一节点的输入端子的反馈反相器。根据本发明的又进一步实施例，一种集成锁存器电路可包含响应于数据和写入启用信号的锁存器，和脉冲产生器。此脉冲产生器经配置以产生所述写入启用信号作为脉冲。此脉冲具有与时钟信号的第一沿同步的前沿，和同步于第一信号的自定时后沿，其反映将数据准确地加载到所 述锁存器中。此自定时后沿可同步于第一信号的一沿。所述锁存器电路还可包含比较器，所述比较器经配置以产生第一信号。此比较器可具有经配置以接收数据的第一输入端子，和经配置以接收在锁存器内的锁存器节点处产生的信号的第二输入端子。
图1是根据本发明的实施例的锁存器集成电路的方框图。图2A是可用于图1的锁存器集成电路中的锁存器的电气示意图。图2B是可用于图1的锁存器集成电路中的比较器的电气示意图。图2C是可用于图1的锁存器集成电路中的脉冲产生器的电气示意图。图2D是可用于图2C的脉冲产生器中的二输入与非(NAND)门的电气示意图。
具体实施例方式现在将参考附图更全面地描述本发明，在附图中展示了本发明的优选实施例。然而，本发明可以许多不同形式体现，且不应被解释为受限于本文中所陈述的实施例；而是，提供这些实施例以使得本发明将彻底且完整，且将把本发明的范围完全地传达给所属领域的技术人员。相同的参考数字始终指代相同的元件。现在参看图1，将根据本发明的实施例的锁存器集成电路100说明为包含锁存器102、比较器104和脉冲产生器106，如所说明进行连接。锁存器102经配置以对所接收数据(DATA)执行锁存操作，且产生输出信号OUT，所述输出信号可表示所接收数据(DATA)的互补(或真实)版本。根据所说明的实施例，锁存器102响应于真实写入启用信号(WR_EN)和互补的写入启用信号(WR_ENB)，真实写入启用信号(WR_EN)和互补的写入启用信号(WR_ENB)控制锁存器102内的节点处的锁存操作的时序。锁存器102还产生:信号D1，其反映锁存器102内的“锁存器”节点处的电压；以及互补的数据信号DATAB，其为所接收数据(DATA)的经反相版本。比较器104执行组合逻辑功能。具体来说，比较器104响应于所接收数据(DATA)、互补的数据信号DATAB和锁存器节点信号Dl的组合而产生异或比较信号(XOR)。脉冲产生器106响应于异或比较信号(XOR)和时钟信号(CLK)而产生写入启用信号(WR_EN)和其互补物(WR_ENB)以作为相应脉冲，所述时钟信号(CLK)使锁存器集成电路100的操作同步。如现在将在下文相对于图2A到2D更全面地描述，脉冲产生器106经配置以产生写入启用信号WR_EN以作为具有与时钟信号CLK的第一沿(例如，上升沿)同步的前沿和与异或比较信号(XOR)的一沿(例如，上升沿)同步的自定时后沿的脉冲。比较器104经配置以响应于比较所述锁存器内的至少两个节点的逻辑电平而产生此比较信号(XOR)。图2A说明由图1说明的锁存器102的一实施例,其包含输入反相器INV1、传输门TG1、反平行连接的一对反相器INV2到INV3、PMOS上拉控制晶体管Pl和NMOS下拉控制晶体管NI。控制晶体管Pl和NI的栅极端子分别响应于写入启用信号WR_EN和互补的写入启用信号WR_ENB。基于此配置，当PMOS上拉控制晶体管Pl和NMOS下拉控制晶体管NI响应于逻辑I写入启用信号WR_EN和逻辑O互补的写入启用信号WR_ENB而有效时，所述对反相器INV2到INV3经启用以执行锁存操作。可在本文中将反相器INV3、NM0S下拉控制晶体管NI和PMOS上拉控制晶体管Pl共同视为具有响应于写入启用信号WR_EN的至少一个控制端子的反相器装置。写入启用信号WR_EN的低到高转变还操作以接通传输门TG1，以使得可在反相器INV2/INV3的输入/输出端子处的“锁存器”节点DO和Dl处反映数据DATA的值的改变。相比而言，写入启用信号WR_EN的高到低转变操作以关断传输门TG1，且阻止输入反相器INVl的输出处的信号(即，DATAB)的改变影响锁存器102内的“锁存器”节点DO和Dl的逻辑值。图2B说明比较器104的一实施例，其根据表I的真值表而产生异或比较信号。比较器104包含三个NMOS晶体管N2到N4和两个PMOS晶体管P2到P3，其共同产生异或“比较”信号X0R。每当所接收数据(DATA)的逻辑值与锁存器102内的锁存节点处的信号Dl的逻辑值匹配时，此比较信号便具有逻辑I。因此，每当锁存器102内的锁存节点处的信号Dl经受低到高(或高到低)转变以与由锁存器集成电路100接收的新数据(DATA)的值匹配时，异或比较信号XOR便将经受低到高转变。
权利要求
1.一种集成电路装置，其包括: 锁存器，其响应于数据信号和写入启用信号； 脉冲产生器，其经配置以产生所述写入启用信号作为脉冲，所述脉冲具有与时钟信号的第一沿同步的前沿和与比较信号的一沿同步的自定时后沿；以及 比较器，其经配置以响应于比较所述集成电路装置内的至少两个节点的逻辑电平而产生所述比较信号。
2.根据权利要求1所述的装置，其中所述锁存器包括反平行连接的第一和第二反相器；且其中所述第二反相器具有响应于所述第一反相器的输出的输入端子和响应于所述写入启用信号的控制端子。
3.根据权利要求2所述的装置，其中所述锁存器包括输入反相器，所述输入反相器经配置以响应于所述数据信号而产生经反相数据信号；且其中所述比较器具有分别响应于所述数据信号、所述经反相数据信号和所述第一反相器的所述输出的第一、第二和第三输入端子。
4.根据权利要求1所述的装置，其中所述脉冲产生器包括: 输出反相器，其具有响应于经反相写入启用信号的输入端子；以及 PMOS上拉晶体管，其具有响应于所述时钟信号的栅极端子和连接到所述输出反相器的所述输入端子的漏极端子。
5.根据权利要求1所述的装置，其中所述脉冲产生器包括在其中具有第一节点的匹配检测电路，所述第一节点响应于所述时钟信号的第二沿而被驱动到第一逻辑电平。
6.根据权利要求5所述的装置，其中所述匹配检测电路经配置以响应于在所述写入启用信号的有效阶段期间检测到所述比较信号的所述沿而将所述第一节点从所述第一逻辑电平切换到第二逻辑电平。
7.根据权利要求6所述的装置，其中所述脉冲产生器进一步包括PMOS上拉晶体管，所述PMOS上拉晶体管具有连接到所述匹配检测电路的输出的漏极端子和响应于所述时钟信号的栅极端子。
8.根据权利要求7所述的装置，其中所述脉冲产生器进一步包括输出反相器，所述输出反相器具有电耦合到所述匹配检测电路的所述输出的输入。
9.根据权利要求8所述的装置，其中所述输出反相器经配置以产生所述写入启用信号。
10.根据权利要求1所述的装置，其中所述脉冲产生器包括: 匹配检测电路，其经配置以响应于所述时钟信号的第二沿而将其中的第一节点预充电到第一逻辑电平，且进一步经配置以响应于在所述写入启用信号的有效阶段期间检测到所述比较信号的所述沿而对所述第一节点进行放电。
11.根据权利要求10所述的装置，其中所述脉冲产生器进一步包括放电箝位电路，所述放电箝位电路具有电连接到所述第一节点的输入端子和输出端子。
12.根据权利要求11所述的装置，其中所述放电箝位电路包括具有连接到所述第一节点的输入端子的反馈反相器。
13.根据权利要求1所述的装置，其中所述比较器经配置以响应于比较所述锁存器的至少两个节点的逻辑电平而产生所述比较信号。
14.一种集成电路装置，其包括: 锁存器，其响应于数据和写入启用信号；以及 脉冲产生器，其经配置以产生所述写入启用信号作为脉冲，所述脉冲具有与时钟信号的第一沿同步的前沿和同步于第一信号的自定时后沿，其反映将所述数据准确地加载到所述锁存器中。
15.根据权利要求14所述的装置，其中所述自定时后沿同步于所述第一信号的一沿。
16.根据权利要求15所述的装置，其进一步包括比较器，所述比较器经配置以产生所述第一信号，所述比较器具有经配置以接收所述数据的第一输入端子。
17.根据权利要求16所述的装置，其中所述比较器具有经配置以在所述锁存器中的锁存器节点处接收信 号的第二输入端子。
18.一种集成电路装置，其包括: 锁存器，其响应于数据和写入启用信号；以及 脉冲产生器，其经配置以产生所述写入启用信号作为脉冲，所述脉冲具有与时钟信号的第一沿同步的前沿和同步于所述集成电路装置中的至少两个节点的比较的后沿。
19.根据权利要求18所述的装置，其中所述脉冲的所述后沿的时序相对于所述时钟信号的时序是异步的。
20.根据权利要求19所述的装置，其中所述脉冲的所述后沿同步于检测到所述数据与所述锁存器的具有反映与所述数据的匹配的电压的内部节点之间的匹配。
全文摘要
一种锁存器集成电路具有同步数据加载和自定时异步数据俘获特性。所述集成电路可包含锁存器、脉冲产生器和比较器。所述锁存器可响应于数据信号和写入启用信号。所述脉冲产生器可经配置以产生所述写入启用信号作为脉冲。此脉冲可具有与时钟信号的第一沿同步的前沿和与比较信号的一沿同步的自定时后沿。所述比较器可经配置以响应于比较所述集成电路内的至少两个节点的逻辑电平而产生所述比较信号。
文档编号H03K3/037GK103229417SQ201180053075
公开日2013年7月31日 申请日期2011年11月6日 优先权日2010年11月5日
发明者戴维·保罗·霍夫, 法迪·阿德尔·哈姆丹 申请人:高通股份有限公司