专利名称：基于cmos工艺实现的高速多选一复用器的制作方法
技术领域：
本发明涉及高速多选一复用器，用于多通道数据交叉、数据路由交换以及高速自动测试设备等。
背景技术：
在高速数据通信技术中，多选一复用器应用普遍。如2选1复用器，17选1复用器，；34选1复用器等等。高速数据通信的数据速率通常都在Kibps以上，在这种高速率数据处理应用中， 标准的CMOS或者TTL电平逻辑电路在抗干扰性能、电路噪声控制和电路功耗等方面存在不足，因此CML电路(Current Mode Logic，电流模式逻辑)被广泛采用。CML电路可以实现反向、异或以及复用等逻辑功能，采用差分信号输入和差分信号输出，因此，抗干扰能力强、噪声低、功耗稳定可控。CML电路通常有金属-氧化物-半导体(MOS)工艺和双极(Bipolar) 工艺两种实现方式。图1示出了一个实际通信设备上用到的3. 2Gbps 17x17的数据交叉电路，全部采用差分CML电平输入和输出。17路DIP[n]/DIN[n]差分输入，通过交叉功能模块后，可以任意选通到17路DOP [n]/DON[η]差分输出，η=0，1,2,…，16。图2示出了图1中17x17交叉功能模块的一种电路实现方式。该交叉功能模块由 17个17选1复用器组成，每个17选1复用器完成17选1的功能。每个17选1复用器都通过独立的逻辑选通开关(图中未示出)来控制数据的选择。通常，这种高速多选一复用器的电路设计，采用CML复用器电路架构结合BiCMOS工艺实现，这种工艺同时集成有双极半导体器件和CMOS (互补-金属-氧化物-半导体)器件。图3示出了采用BiCMOS工艺实现的17选1高速复用器电路，17对差分输入信号分别接到17组CML复用器单元中的npn三极管差分输入对管的基极，npn三极管的集电极是CML复用器单元的差分输出端，所有CML复用器单元的正极输出都连接到D0P_SW，所有的负极输出都连接到D0N_SW，D0P_Sff和D0N_SW分别通过电阻R接到电源VDD。其中，三极管器件作为差分输入级，实现高速数据信号的放大和转换。每一组npn 三极管差分输入对管采用共发射极连接，发射极到地VSS之间，串接一个恒流源和一个 NMOS (N型-金属-氧化物-半导体)晶体管，这个NMOS器件用作逻辑选通开关。Sff
SW[16]分别对应17组CML复用器单元的逻辑使能信号，每次只能允许其中1根使能信号为高电平，即对应CML复用器单元工作，其中NMOS晶体管导通，与其相连的恒流源工作，npn差分对管完成对应的高速输入差分信号的放大，放大后的信号输出到 D0P_SW/D0N_SW。而其他16根使能信号保持低电平，对应CML复用器单元中的匪OS晶体管关闭，恒流源不工作，npn差分对管也处于截止状态，加载到其基极上的差分输入信号对其他CML复用器单元的输出无影响。使用双极工艺或者BiCMOS工艺实现的高速多选一复用器，虽然结构简单，较容易实现高速信号传输的要求，但是制造成本较高，而且难以与大规模数字电路普遍采用的CMOS工艺兼容，无法满足进一步集成的需要。使用CMOS工艺实现的高速复用器，虽然具有成本优势，也很容易与大规模数字电路进行集成，但是在复用器的输入端数量增加，规模较大的设计中，其带宽是制约其应用的瓶颈。由此可见，急待对高速多选一复用器的实现技术进行改进，以满足低成本和与大规模数字电路普遍采用的CMOS工艺兼容的需求。
发明内容
本发明所要解决的技术问题是解决高速多选一复用器，制造成本较高、无法满足进一步集成需要的问题。为了解决上述技术问题，本发明所采用的技术方案是提供一种基于CMOS工艺实现的高速多选一复用器，包括多个CML复用器单元和均衡器；
每个所述CML复用单元均具有一个逻辑选通开关，某一个所述逻辑选通开关收到使能信号，则具有该逻辑选通开关的CML复用单元对接收到的一路差分输入信号放大为差分放大输出信号输出；
所述均衡器包括若干个级联的均衡单元和一个CML缓冲单元，所述均衡单元包括两个均衡NMOS差分输入对晶体管，所述两个均衡NMOS差分输入对晶体管的栅极分别连接所述前级差分放大输出信号、漏极分别输出均衡差分信号且分别通过一个第二电阻接电源、源极分别经一个第一恒流源接地，且所述两个均衡NMOS输入对晶体管的源极之间还分别连接第一电容和第一电阻，所述第一电容与所述第一电阻并联；所述CML缓冲单元将所述均衡差分信号整形后输出。在上述方案中，所述CML复用单元包括两个复用NMOS差分输入对晶体管，所述两个复用NMOS差分输入对晶体管的栅极分别连接所述差分输入信号，漏极分别连接所述差分放大输出信号，并分别连接至正、负极数据输出线，源极互连且经一个第三恒流源接地， 所述正、负极数据输出线分别经第三电阻接电源，所述逻辑选通开关设置在所述第三恒流源与地之间。在上述方案中，针对17选1复用器的设计，所述均衡单元的数量为两个。实际应用中，均衡单元级联的个数须根据多选一复用器的输入信号数量进行相应的调整。输入信号数量越多，需要的均衡单元可能会越多。在上述方案中，所述CML缓冲单元包括两个缓冲NMOS差分输入对晶体管，所述两个缓冲NMOS差分输入对晶体管的栅极分别连接所述均衡差分信号、漏极分别输出差分输出信号且分别经第四电阻接电源、源极分别经一个第二恒流源接地。本发明，采用CMOS标准工艺实现，成本优势明显，并且很容易跟其他的大规模数字电路进行集成，完全符合高速数据通信集成电路的高性能和低成本的发展趋势。另外，创造性地结合了均衡器技术，突破了带宽限制，满足了高速数据通信的要求。
图1 一种3. 2Gbps 17x17的数据交叉电路示意图； 图2 17x17交叉功能模块的一种电路实现方式示意图； 图3 BiCMOS工艺实现的17选1高速复用器电路示意图；图4本发明提供的一种17选1高速复用器具体实施例电路示意图； 图5 图7为图4所示的17选1高速复用器的仿真波形示意图； 图8为图4所示的17选1高速复用器的均衡器电路示意图。
具体实施例方式本发明提供了一种基于CMOS工艺实现的高速多选一复用器，包括多个CML复用器单元和均衡器。每个CML复用单元均具有一个逻辑选通开关，当某一个CML复用单元中的逻辑选通开关收到使能信号时，则输入给该CML复用单元的一路差分输入信号被放大为相应的差分放大输出信号输出；
均衡器由若干级级联的均衡单元和一个CML缓冲单元组成，均衡单元接收前级差分放大输出信号，并对其中的高频信号分量进行补偿以消除ISianter-Symbol Interference, 码间干扰现象)后输出均衡差分信号，CML缓冲单元接收均衡差分信号并进行整形放大后输出差分输出信号，推动后级负载。下面结合附图和具体实施例对本发明作出详细的说明。图4示出了本发明提供的一种基于CMOS工艺实现的多选一高速复用器具体实施例电路示意图。本实施例为17选1高速复用器，但是，17选1高速复用器仅为本发明的一种具体实施例，用于对本发明进行示例性的说明解释，以便于本领域技术人员更好地理解本发明。本发明的技术方案并不局限于本实施例所限定的17选1高速复用器，本发明的高速多选一复用器输入数据信号数量可以设定为大于等于2的任意整数。如图4所示，高速17选1复用器包括17个相同的CML复用器单元和一个均衡器。17个CML复用单元分别包括作为差分输入对管的两个复用NMOS晶体管(MNP
、
MNN
)、(MNP[1]、MNN[1] )、......,(MNP[16] ,MNN[16])，高速差分输入信号 DIP_SW
/DIN_
Sff
, DIP_Sff [l]/DIN_Sff [1], ......、DIP_SW[16]/DIN_SW[16]，分别接到 17 个 CML 复用单
元中的两个复用NMOS晶体管的栅极，两个复用NMOS晶体管的漏极分别为差分放大输出信号的正、负极。所有CML复用器单元的正极输出都连接到正极数据输出线D0P_MUX上，所有 CML复用器单元的负极输出都连接到负极数据输出线D0N_MUX上，D0P_MUX和D0N_MUX分别通过一个第三电阻R3接到电源VDD上。17个CML复用单元中的两个复用匪OS晶体管(MNP
、MNN
)、(MNP [1]、 MNN[1])、……、(MNP[16]、MNN[16])分别作为差分输入级，实现对高速差分数据信号的放大和转换。每个CML复用单元中的两个复用NMOS晶体管均采用共源极连接，源极到地VSS 之间分别串接一个第三恒流源U0]、I [1]、……、1[16]和一个由NMOS晶体管构成的逻辑选通开关丽S
、丽S[1]、……、丽S[16]。恒流源通常是一个有稳定栅压偏置的NMOS晶体管。SW
SW[16]分别对应17个CML复用器单元的逻辑使能信号，输入给丽S
丽S[16]，且每次只能允许其中1根使能信号为高电平。当某一根逻辑使能信号为高电平时，对应CML复用器单元中的逻辑选通开关导通，与其相连的第三恒流源工作，两个复用 NMOS晶体管完成对相应高速差分输入信号的放大，放大后输出到D0P_MUX/D0N_MUX上。而其他16根使能信号保持低电平，相应CML复用器单元中的逻辑选通开关关闭，相应的第三恒流源不工作，于是两个复用NMOS晶体管处于截止状态，加载到其栅极上的差分输入信号对其他CML复用器单元的输出无影响。NMOS器件同双极器件相比，很明显的一个缺点就是寄生电容较大。如图4所示的 17选1复用器，17个CML复用器单元的输出均连接在一起(即都连接到D0P_MUX/D0N_MUX 上)，这两根连线(即D0P_MUX和D0N_MUX)上的寄生电容很大，主要是NMOS管的漏极-栅极结电容CDe和漏极-源极结电容Cds。这些寄生电容与负载电阻R3构成了一个低通网络，会严重降低带宽，从而导致输出波形发生畸变(主要是高频信号分量发生损失引起码间干扰现象(Inter-Symbol Interference,或简称 ISI))。由于17选1复用器电路每次只允许其中一个CML复用器单元工作，也就是说，只有一个第三恒流源供电，因此，想要依靠复用单元自身来克服寄生电容对带宽的影响、避免码间干扰几乎是不可能。为此，本发明提供的17选1高速复用器增加了均衡器的设计，用于对高频信号分量进行补偿以消除ISI。均衡器的实现方式有很多，目的都是实现对高频信号分量的补偿以消除ISI。鉴于高速多选一复用器通常传输的都是CML电平的异步NRZ (Non-Return-to-kro，不归零)码型数据，这种数据波形实际上属于模拟信号处理范围，而且采用异步传输(即没有时钟信号进行同步)，因此，本实施例中，均衡器选用的是电阻-电容退化放大器(R-C Degeneration Amplifier)的设计，它属于一种模拟连续时间均衡器(Analog Continuous-time Equalizer)。均衡器的一种实现电路如图8所示，由级联的两级相同的均衡单元和一级CML缓冲单元组成。均衡器的差分输入端DIP_EQ/DIN_EQ分别连接前级差分放大信号D0P_MUX/ D0N_MUX，均衡器的差分输出端D0P_EQ/D0N_EQ分别连接差分输出信号D0P_SW/D0N_SW。下面以与均衡器输入信号所连接的第一级均衡单元为例进行简单说明。 均衡单元包括作为差分输入对管的两个均衡NMOS晶体管MNl、MN2, MNl、MN2的栅极分别是均衡单元的正极和负极输入端DIP_EQ/DIN_EQ (分别连接前级差分放大信号D0P_ MUX/D0N_MUX)，MN1、MN2的漏极分别是均衡单元的负极和正极输出端D0P_EQ/D0N_EQ (分别连接差分输出信号D0P_SW/D0N_SW)，并且丽1、丽2的漏极分别通过第二电阻R2连接到电源VDD上，丽1、丽2的源极分别通过第一恒流源Il连接到地VSS。丽1和丽2的源极之间并联有第一电容Cl和第一电阻R1。第一电容Cl和第一电阻Rl构成的网络等效阻抗随着频率的变化而变化，低频信号通过这个网络时，遇到的等效阻抗较大，放大器的增益较低， 或者说放大器的增益被退化(Degeneration)；当高频信号通过这个网络时，遇到的等效阻抗较小，放大器的增益较高。在图8所示的方案中，均衡器采用了两级均衡单元级联，这是针对17选1复用器的衰减情况和补偿需要而选定的。当多选一复用器有更多的差分输入信号时，CML复用器单元个数会相应增加，高速信号所受到的衰减也会增加，按照本发明给出的设计方法，可以比较容易地通过增加级联均衡单元个数的方式来实现补偿。通常，多选一复用器的差分输入信号数量确定了，CML复用器单元的个数也就确定了，这样，高速差分信号通过时，寄生电容等引起的高频损耗也是一定的，根据这个损耗的具体情况以及需要补偿的频率点，可以选择合适的第一电容Cl的电容值和第一电阻Rl的电阻值，同时可以适当的减少或者增加级联均衡单元的个数。
6
电阻-电容退化放大器作为均衡单元，还有一个优点是其类似于CML的电路结构， 输入和输出均是CML电平，后续连接一个或者多个标准的CML缓冲器，能够很好地与高速多选一复用器的其他部分连接。均衡器中的CML缓冲单元主要用于对均衡后的信号波形进行整形，并推动后级负载，CML缓冲单元包括两个缓冲NMOS差分输入对晶体管MN3、MN4，MN3、MN4的栅极分别连接均衡差分信号D0P2、D0N2，漏极分别连接差分输出信号D0P_EQ/D0N_EQ且分别经第四电阻 R4接电源，源极互连，且经一个第二恒流源12后接地。图5 图7分别示出了本实施例17选1高速复用器的仿真波形示意图。假设第0组CML复用器单元被使能，差分输入信号DIP_SWW]/DIN_SW
为理想的CML电平的 3. 2Gbps NRZ码数据(如图5所示)，经过第0组CML复用器单元放大后，输出到D0P_MUX/ D0N_MUX上的差分信号已经严重失真，码间干扰现象明显(如图6所示)，如果直接将这样的数据信号作为复用器的输出给后续信号处理系统，则必然会很容易引起误码。由于本实施例中，高速多选一复用器增加了均衡器，通过均衡器补偿高频信号分量损失，消除高速信号波形的畸变，从而克服寄生电容对带宽的影响、避免误码的产生，再参见图7，虽然D0P_ MUX/D0N_MUX上的差分放大信号已经严重失真，但是经过均衡器后，D0P_Sff/D0N_Sff作为整个17选1复用器电路的输出，已经完全恢复成跟DIP_SWW]/DIN_SW
输入信号一致的数据波形了。本发明不局限于上述最佳实施方式，任何人应该得知在本发明的启示下作出的结构变化，凡是与本发明具有相同或相近的技术方案，均落入本发明的保护范围之内。
权利要求
1.基于CMOS工艺实现的高速多选一复用器，其特征在于，包括多个CML复用器单元和均衡器；每个所述CML复用单元均具有一个逻辑选通开关，某一个所述逻辑选通开关收到使能信号，则具有该逻辑选通开关的CML复用单元对接收到的一路差分输入信号放大为差分放大输出信号输出；所述均衡器包括若干个级联的均衡单元和一个CML缓冲单元，所述均衡单元包括两个均衡NMOS差分输入对晶体管，所述两个NMOS差分输入对晶体管的栅极分别连接所述前级差分放大输出信号、漏极分别输出均衡差分信号且分别通过一个第二电阻接电源、源极分别经一个第一恒流源接地，且所述两个均衡NMOS差分输入对晶体管的源极之间还分别连接第一电容和第一电阻，所述第一电容与所述第一电阻并联；所述CML缓冲单元将所述均衡差分信号整形后输出。
2.如权利要求1所述的基于CMOS工艺实现的高速多选一复用器，其特征在于，所述 CML复用单元包括两个复用NMOS差分输入对晶体管，所述两个复用NMOS差分输入对晶体管的栅极分别连接所述差分输入信号，漏极分别输出所述差分放大输入信号至正、负极数据输出线，源极互连且经一个第三恒流源接地，所述正、负极数据输出线分别经第三电阻接电源，所述逻辑选通开关设置在所述第三恒流源与地之间。
3.如权利要求1所述的基于CMOS工艺实现的高速多选一复用器，其特征在于，所述均衡单元的数量为两个。
4.如权利要求1所述的基于CMOS工艺实现的高速多选一复用器，其特征在于，所述 CML缓冲单元包括两个缓冲NMOS差分输入对晶体管，所述两个缓冲NMOS差分输入对晶体管的栅极分别连接所述均衡差分信号、漏极分别输出差分输出信号且分别经第四电阻接电源、源极分别经一个第二恒流源接地。
全文摘要
本发明公开了一种基于CMOS工艺实现的高速多选一复用器，包括多个CML复用器单元和均衡器；均衡器包括若干个级联的均衡单元和一个CML缓冲单元，均衡单元包括两个均衡NMOS差分输入对晶体管，栅极分别连接前级差分放大输出信号、漏极分别输出均衡差分信号且分别通过一个第二电阻接电源、源极分别经一个第一恒流源接地，且两个均衡NMOS晶体管的源极之间还分别连接第一电容和第一电阻，CML缓冲单元将均衡差分信号整形后输出。本发明，采用CMOS标准工艺实现，成本优势明显，并且很容易跟其他的大规模数字电路进行集成，完全符合高速数据通信集成电路的高性能和低成本的发展趋势，另外，创造性地结合了均衡器技术，突破了带宽限制，满足了高速数据通信的要求。
文档编号H03K19/094GK102545883SQ20121002552
公开日2012年7月4日 申请日期2012年2月6日 优先权日2012年2月6日
发明者秦大威 申请人:烽火通信科技股份有限公司