异步信号传递电路的制作方法
【专利摘要】本发明公开了一种异步信号传递电路，包括：第一D触发器，第二D触发器，第三D触发器，一个反向器，一个与门。利用第一D触发器和第二D触发器把待传递的源时钟域的时钟信号采到目标时钟域中，其中，待传递的源时钟域的时钟信号输入到三个D触发器的复位端；再利用第三D触发器把先前采到目标时钟域的时钟信号调整为一个目标时钟周期宽，从而达到异步时钟域间信号传递的目的。本发明可以处理两个异步时钟域间信号的传递；电路实现简单，同时比较好的处理了异步时钟域间信号传递时易出现的亚稳态问题以及漏采样和重采样的问题。
【专利说明】异步信号传递电路【技术领域】
[0001]本发明涉及一种处理两个异步时钟域间信号传递的异步信号传递电路。
【背景技术】
[0002]两个异步时钟域间信号传递，是许多数字电路设计中需要处理的问题，直接采样不同相位的信号，会造成亚稳态问题。而采样不同频率的信号，在目标时钟域时钟频率慢于源时钟域时钟频率的情况下，会造成漏采；在目标时钟域时钟频率快于源时钟域时钟频率的情况下，会造成重采，即一个源时钟周期宽度的信号会被采集成许多个目标时钟周期宽度的信号，不利于处理。
【发明内容】
[0003]本发明要解决的技术问题是提供一种异步信号传递电路，电路实现简单，能有效降低异步时钟域间信号传递时出现的亚稳态，以及漏采样和重采样的概率。
[0004]为解决上述技术问题，本发明的异步信号传递电路，包括:
[0005]一第一 D触发器，其数据输入端D固定输入逻辑“ I ”电平信号；
[0006]一第二 D触发器，其数据输入端D与所述第一 D触发器的输出端Q相连接；
[0007]—第三D触发器，其数据输入端D与所述第二 D触发器的输出端Q以及一与门的一输入端相连接；
[0008]一反向器，其 输入端与所述第三D触发器的输出端Q相连接，其输出端与所述与门的另一输入端相连接；
[0009]所述第一 D触发器、第二 D触发器和第三D触发器的时钟输入端输入目标时钟域的时钟信号；所述第一 D触发器、第二 D触发器和第三D触发器的复位端R输入待传递的源时钟域的时钟信号；
[0010]所述与门的输出端就是所述异步信号传递电路的输出端，输出传递到目标时钟域的一个目标时钟周期宽的信号。
[0011]本发明利用两个D触发器把源时钟信号采集到目标时钟域中；其中，待传递的源时钟信号输入到D触发器的复位端。再利用一个D触发器把先前采集到的目标时钟域信号调整成一个目标时钟周期宽度，从而达到在异步时钟域间信号传递的目的。
[0012]本发明可以处理两个异步时钟域间信号的传递；采用比较简单的电路相当好的处理了异步时钟域间信号传递时易出现的亚稳态问题，以及漏采样和重采样的问题，有效降低了出现的频率。
[0013]本发明特别适用于异步时钟信号需要传递时，目标时钟域的时钟并不是一直存在的情况；或者目标时钟域的时钟频率慢于源时钟域的时钟频率的情况。
【专利附图】
【附图说明】
[0014]下面结合附图与【具体实施方式】对本发明作进一步详细的说明:[0015]附图是所述异步信号传递电路原理图。
【具体实施方式】
[0016]结合附图所示，所述异步信号传递电路在下面的实施例中包括:3个D触发器，即第一 D触发器DCFl、第二 D触发器DCF2和第三D触发器DCF3 ;—个反向器FMl，一个与门MD I。
[0017]所述第一 D触发器DCFl，其数据输入端D固定输入逻辑“ I ”电平信号。
[0018]所述第二 D触发器DCF2，其数据输入端D与所述第一 D触发器DCFl的输出端Q相连接。
[0019]所述第三D触发器DCF3，其数据输入端D与所述第二 D触发器DCF2的输出端Q以及与门ANDl的一输入端相连接。
[0020]所述反向器FMl，其输入端与所述第三D触发器DCF2的输出端Q相连接，其输出端与所述与门ANDl的另一输入端相连接。
[0021]所述第一 D触发器DCFl、第二 D触发器DCF2和第三D触发器DCF3的时钟输入端输入连目标时钟域的时钟信号elk。所述第一 D触发器DCFl、第二 D触发器DCF2和第三D触发器DCF3的复位端R输入待传递的源时钟域的时钟信号din。
[0022]所述与门ANDl的输出端就是所述异步信号传递电路的输出端，即输出传递到目标时钟域的一个目标时钟周期宽的信号dout。
[0023]待传递的源时钟域的时钟信号din是源时钟域的一个源时钟周期的高电平信号。当待传递的源时钟域的时钟信号din变高后，所述第一 D触发器DCF1、第二 D触发器DCF2和第三D触发器DCF3都复位为O。当待传递的源时钟域的时钟信号din变低后，所述第一D触发器DCFl、第二 D触发器DCF2和第三D触发器DCF3的复位无效，从而这三个D触发器按目标时钟域的时钟触发，把逻辑I从第一 D触发器DCFl传到第二 D触发器DCF2再传到第三D触发器DCF3。
[0024]第一 D触发器DCFl是容易发生亚稳态的D触发器，而由于亚稳态发生的概率是根据时间按指数规律衰减的。所以经过了第一 D触发器DCF1，到达第二 D触发器DCF2的Q端时，由于已经经过了 I个目标时钟周期的时间，所以发生的概率已经很小了。最后，由于传递到目标时钟域的一个目标时钟周期宽的信号dout仅当第二 D触发器DCF2的输出端Q为高，且第三D触发器DCF3的输出端Q为低时才为高；这仅有当逻辑“I”电平信号已经从第一 D触发器DCFl传到了第二 D触发器DCF2的输出端Q，而还未传到第三D触发器DCF3的输出端Q时才会发生，所以传递到目标时钟域的一个目标时钟周期宽的信号dout只维持一个目标时钟宽度的高电平。从而实现了异步信号传递，把一个或多个源时钟周期宽的源时钟域的时钟信号，传递到了目标时钟域，且输出的信号仅有一个目标时钟周期宽。
[0025]以上通过【具体实施方式】和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种异步信号传递电路，其特征在于，包括: 一第一 D触发器，其数据输入端D固定输入逻辑“ I ”电平信号； 一第二 D触发器,其数据输入端D与所述第一 D触发器的输出端Q相连接； 一第三D触发器,其数据输入端D与所述第二 D触发器的输出端Q以及一与门的一输入端相连接； 一反向器，其输入端与所述第三D触发器的输出端Q相连接，其输出端与所述与门的另一输入端相连接； 所述第一 D触发器、第二 D触发器和第三D触发器的时钟输入端输入目标时钟域的时钟信号；所述第一 D触发器、第二 D触发器和第三D触发器的复位端R输入待传递的源时钟域的时钟信号； 所述与门的输出端就是所述异步信号传递电路的输出端，输出传递到目标时钟域的一个目标时钟周期宽的信号。
【文档编号】H03K3/038GK103633969SQ201210296880
【公开日】2014年3月12日 申请日期:2012年8月20日 优先权日:2012年8月20日
【发明者】王吉健 申请人:上海华虹集成电路有限责任公司