可变的同步时钟分频电路的制作方法
【专利摘要】本发明公开了一种可变的同步时钟分频电路，包括：一时钟计数器，用于对输入的源时钟个数进行计数；一分频倍数配置寄存器，用于寄存时钟分频倍数；一比较器，当时钟计数器的值与分频倍数配置寄存器的值进行比较后，两者不等时，输出的门控逻辑的使能信号无效；当两者相等时，输出的门控逻辑的使能信号有效；一门控逻辑电路，当所述门控逻辑的使能信号无效时关闭；当所述门控逻辑的使能信号有效时，将源时钟分频后输出，且时钟计数器的值在下一个时钟周期归零。本发明可以进行任意整数分频，并在一定范围内可以配置分频倍数。
【专利说明】可变的同步时钟分频电路
【技术领域】
[0001]本发明涉及时钟分频电路领域，特别是涉及一种可变的同步时钟分频电路。
【背景技术】
[0002]数字集成电路越来越广泛的被应用于现实生活当中，小到家用电器、智能卡系统，大到计算机图形处理，电子通信以及大型处理器等等，它都在其中占有重要的地位。随着时代的发展，人们对数字电路的性能要求越来越高，如面积，功耗，功能多样性等等。
[0003]时钟是数字电路的重要组成部分，只要是时序电路，就离不开时钟，因此，时钟设计是现在越来越复杂的多功能数字电路的基础，它直接影响着数字电路的性能，特别是速度和功耗。时钟频率越高，电路速度越快；时钟结构越干净，时钟树延时越短，在其他条件不变的情况下电路的功耗相应的就会越小。
[0004]在时钟电路中，分频电路是比较常见的一种电路，几乎大部分数字电路都需要把原始的高频时钟分频为低频时钟，以供其他不同部分的电路使用。因此，分频电路的结构，对提高芯片性能也有着积极的作用，一个好的分频电路，对电路性能要求越来越高的芯片设计来说，至关重要。
【发明内容】
[0005]本发明要解决的技术问题是提供一种可变的同步时钟分频电路，可以进行任意整数分频，并在一定范围内可以配置分频倍数。
[0006]为解决上述技术问题，本发明的可变的同步时钟分频电路，包括:
[0007]—时钟计数器，其时钟输入端输入源时钟，其复位端输入异步复位信号，用于对输入的源时钟个数进行计数；
[0008]一分频倍数配置寄存器，用于寄存时钟分频倍数；
[0009]一比较器，其一输入端与所述时钟计数器的寄存器的输出端相连接，另一输入端与所述分频倍数配置寄存器的输出端相连接，其输出端输出门控逻辑的使能信号；当所述时钟计数器的值与分频倍数配置寄存器的值进行比较后，两者不等时，所述门控逻辑的使能信号无效；当所述时钟计数器的值与分频倍数配置寄存器的值进行比较后，两者相等时，所述门控逻辑的使能信号有效；
[0010]一门控逻辑电路，其数据输入端与所述比较器的输出端相连接，其使能端与所述时钟计数器的时钟输入端相连接，输入源时钟；当所述门控逻辑的使能信号无效时，该门控逻辑电路关闭；当所述门控逻辑的使能信号有效时，该门控逻辑电路将源时钟分频后输出，且时钟计数器的值在下一个时钟周期归零。
[0011]本发明可以进行任意整数分频，并在一定范围内可以配置分频倍数；同时，利用同步时钟分频电路的特点，并加上一个门控逻辑，既可以去除时钟上因异步复位引入的毛刺，也可以减少时钟树上的延时。【专利附图】
【附图说明】
[0012]下面结合附图与【具体实施方式】对本发明作进一步详细的说明:
[0013]图1是现有的同步分频电路原理图；
[0014]图2是改进后的同步时钟分频电路原理图；
[0015]图3是门控逻辑电路实施例一原理图；
[0016]图4是门控逻辑电路实施例二原理图。
【具体实施方式】
[0017]参见图1，现有的同步分频电路由一个时钟计数器Counter构成，假定源时钟为elk,异步复位信号为rst，需要对源时钟elk进行2n分频，其中η为正整数；那么时钟计数器Counter的寄存器的位宽为n，其第m位寄存器输出Counter [m]则为2 (m+1)分频时钟，对应的第O位、第I位、第m位以及最高位n-Ι位寄存器，分别为2分频、4分频、2(m+1)分频以及2n分频信号。这种同步分频电路器结构简单，很容易实现，但是也有以下缺点:
[0018]1、只能进行2的指数倍数分频，即2分频、4分频、8分频等等，不能进行其他的倍数分频，如3分频、6分频、9分频等等。
[0019]2、时钟分频电路属于时钟树上面的一部分，在后端实现的时候，时钟树会穿过时钟分频电路的寄存器，使时钟延时加大。
[0020]3、当时钟分频电路在设计上需要一个异步复位信号对其进行复位时，会在每个分频时钟上引入一个因异步复位导致的毛刺，使时钟质量下降，更有甚者，可能导致功能失效。
[0021]图2是在图1所示同步分频电路结构基础上进行改进的同步时钟分频电路，在原来的时钟计数器的基础之上，增加了一个分频倍数配置寄存器、一个比较器和一个门控逻辑电路。
[0022]所述时钟计数器Counter的寄存器的输出端与所述比较器的一输入端相连接，所述分频倍数配置寄存器的输出端与所述比较器的另一输入端相连接，所述比较器的输出端与所述门控逻辑电路的数据输入端相连接，所述时钟计数器Counter的时钟输入端与所述门控逻辑电路的使能端相连接。所述比较器的输出端输出门控逻辑的使能信号enable。
[0023]所述分频倍数配置寄存器中存放的是分频倍数，可以根据需求可读可写。所述时钟计数器Counter的功能与传统的同步分频电路一样，对时钟脉冲的个数进行计数。所述比较器将时钟计数器Counter的值与分频倍数配置寄存器的值进行比较，当两者不等时，其输出的门控逻辑的使能信号enable无效，所述门控逻辑电路关闭；反之，当两者相等时，门控逻辑的使能信号enable有效,并将源时钟elk分频后由时钟输出端gclk输出，而时钟计数器Counter的值在下一个时钟周期归零。
[0024]由此可见，改进后的同步时钟分频电路可以通过分频倍数配置寄存器来进行任意整数倍的时钟分频，且分频倍数可编程；时钟路径仅穿过一个门控逻辑电路，与传统同步分频电路中穿过时钟计数器Counter的寄存器相比，所增加的延时较少。另外，异步复位信号rst在对时钟计数器进行异步复位时，在时钟计数器Counter的寄存器上引入的毛刺，会转移到门控逻辑的使能信号enable上，随后被门控逻辑电路滤掉，保证了分频后时钟的质量，提闻了电路的稳定性。[0025]所述同步时钟分频电路可以通过下述技术方案实现:根据分频范围，确定时钟计数器规模和时钟分频倍数配置寄存器规模，通过比较时钟计数器和时钟分频倍数配置寄存器的值得到门控逻辑的使能信号，利用门控逻辑的使能信号对源时钟进行分频。其具体步骤如下:
[0026]步骤一、根据分频范围，确定时钟计数器规模。
[0027]步骤二、根据分频范围，确定时钟分频倍数配置寄存器的规模。一般来说，时钟计数器的规模和时钟分频倍数配置寄存器的规模是一样的，也就是说，当时钟计数器的寄存器位宽是η时，那么时钟分频倍数配置寄存器的位宽也是n，除非设计有特殊的要求。
[0028]步骤三、利用比较器，产生门控逻辑的使能信号。若时钟计数器的值不等于时钟分频倍数配置寄存器的值，则门控逻辑的使能信号为无效，反之，则为有效，并且将时钟计数器在下一个时钟周期归零。
[0029]步骤四、根据时钟特性要求，选择合适的门控逻辑电路，并完成同步时钟分频电路的设计。门控逻辑电路是由一个锁存器和一个逻辑门构成，时钟特性要求如果不一样，则门控逻辑电路的结构也不一样。
[0030]如果要求时钟在关闭的时候处于高电平，那么就需要一个高通锁存器和一个或门组成的门控逻辑电路，如图3所示。所述高通锁存器GS的数据输入端D输入门控逻辑的使能信号enable，其使能端G输入源时钟elk ;所述高通锁存器GS的输出端Q与一或门OR的一输入端相连接，该或门OR的另一输入端与所述高通锁存器GS的使能端G相连接，输入源时钟elk。所述或门OR的输出端即为分频后的时钟输出端gclk。
[0031]如果要求时钟在关闭的时候处于低电平，那么就需要一个低通锁存器和一个与门组成的门控逻辑电路，如图4所示。所述低通锁存器DS的数据输入端D输入门控逻辑的使能信号enable,其使能端GN输入源时钟elk (低电平有效)；所述低通锁存器DS的输出端Q与一与门AND的一输入端相连接，该与门AND的另一输入端与所述低通锁存器DS的使能端GN相连接,输入源时钟elk。所述与门AND的输出端即为分频后的时钟输出端gclk。
[0032]在一般的工艺库中，对于上述两种典型的门控逻辑电路都有集成的门控器件，在实现的时候可以根据具体需求选用。根据图3和图4可以看出，时钟路径上所穿过的逻辑器件是一个与门或者或门，与传统同步分频电路所穿过的为一个寄存器相比，所加入的延时要小的多。
[0033]步骤五、根据步骤四所选择的门控逻辑电路和图2所示的同步时钟分频电路，完成整个同步时钟分频电路的设计。
[0034]以上通过【具体实施方式】和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种可变的同步时钟分频电路，包括: 一时钟计数器，其时钟输入端输入源时钟，其复位端输入异步复位信号，用于对输入的源时钟个数进行计数；其特征在于,还包括: 一分频倍数配置寄存器，用于寄存时钟分频倍数； 一比较器，其一输入端与所述时钟计数器的寄存器的输出端相连接，另一输入端与所述分频倍数配置寄存器的输出端相连接，其输出端输出门控逻辑的使能信号；当所述时钟计数器的值与分频倍数配置寄存器的值进行比较后，两者不等时，所述门控逻辑的使能信号无效；当所述时钟计数器的值与分频倍数配置寄存器的值进行比较后，两者相等时，所述门控逻辑的使能信号有效； 一门控逻辑电路，其数据输入端与所述比较器的输出端相连接，其使能端与所述时钟计数器的时钟输入端相连接，输入源时钟；当所述门控逻辑的使能信号无效时，该门控逻辑电路关闭；当所述门控逻辑的使能信号有效时，该门控逻辑电路将源时钟分频后输出，且时钟计数器的值在下一个时钟周期归零。
2.如权利要求1所述的同步时钟分频电路，其特征在于:所述时钟计数器的寄存器的位宽和分频倍数配置寄存器的位宽相等。
3.如权利要求1所述的同步时钟分频电路，其特征在于:所述门控逻辑电路包括一高通锁存器，一或门；所述高通锁存器的数据输入端输入门控逻辑的使能信号，其使能端输入源时钟，其输出端与所述或门的一输入端相连接，该或门的另一输入端与所述高通锁存器的使能端相连接，输入源时钟，所述或门的输出端即为时钟输出端；使源时钟在关闭的时候处于高电平。
4.如权利要求1所述的同步时钟分频电路，其特征在于:所述门控逻辑电路包括一低通锁存器，一与门；所述低通锁存器的数据输入端输入门控逻辑的使能信号，其使能端输入源时钟，其输出端与所述与门的一输入端相连接，该与门的另一输入端与所述低通锁存器的使能端相连接，输入源时钟，所述与门的输出端即为时钟输出端；使源时钟在关闭的时候处于低电平。
【文档编号】H03K23/00GK103684423SQ201210362745
【公开日】2014年3月26日 申请日期:2012年9月25日 优先权日:2012年9月25日
【发明者】王永流, 张伸 申请人:上海华虹集成电路有限责任公司