专利名称：隔离接口电路的制作方法
技术领域：
本发明是有关于功率管理用的装置，且具体来说是有关于一种隔离接口电路。
背景技术：
智能总线是功率管理装置中使用的一种常用接口电路，它类似于I2C接口，智能总线的开发是作为微控制器的一种接口标准，能提供用于功率管理及控制的简单并且灵活的串行接口电路。但是，智能总线无法应用于具有不同接地电平的系统。因此，需要解决如何为功率管理，特别是为了具有不同电压及接地电平的系统，提供一种隔离接口电路的问题。
发明内容
本发明提供一种隔离接口电路。所述隔离接口电路包括发射电路及接收电路。所述发射电路经配置以接收第一串行接口信号及第二串行接口信号，用于产生差分极性脉冲信号。所述接收电路经配置以接收所述差分极性脉冲信号，用于产生第一串行接口信号及第二串行接口信号。所述差分极性脉冲信号是响应于第一串行接口信号及第二串行接口信号产生的。所述第一串行接口信号及所述第二串行接口信号是根据所述差分极性脉冲信号产生的。在一个周期中，只能启用发射电路及接收电路中的一个。
附图是为了帮助进一步理解本发明，附图并入本说明书中并且构成本说明书的一部分。
本发明的实施例，并且与说明书一起用于阐释本发明的原理。电路10响应于开始位⑶、停止位(E)及信息的启用而产生信号ENB。信号x及y是差分极性脉冲信号。在特定周期(信号ENB的启用周期)期间，脉冲信号X及y的极性表示逻辑高或逻辑低状态。在信号ENB的启用周期期间，与脉冲信号X及y的极性相关联起来的数值表示开始位(S)、停止位(E)或信息(例如，图5中呈现的“1”、“0”、“1”、“0”、“O，，)。举例来说，在信号ENB的启用周期期间，信号X及y中的两个正极性脉冲指示开始位(S)。在信号ENB的启用周期期间，信号X及y中的两个负极性脉冲指示停止位(E)。只有在信号X及I中的信号ENB的启用周期期间所产生的一个脉冲用以表示所述信息；正极性脉冲(例如图5中的“I”)表示逻辑高状态，并且负极性脉冲(例如图5中的“O”)表示逻辑低状态。图6是本发明的信号SDA、Scl, X、y及信号Td的波形，其显示了从信号x、y传递到信号Sda及Sa的信息。信号Td是时间延迟信号，其提供时间帧及特定周期以识别信号X及I的脉冲量。图1及图2中的电路10响应于信号X及y的输入产生信号SDA、Scl及TD。电路10响应于信号X及y的启用而产生信号TD。在特定周期(信号Td的启用周期)期间，脉冲信号X及y的极性表示逻辑高状态或逻辑低状态。在所述特定周期(信号Td的启用周期)期间，脉冲信号X及y的与极性相关联起来的数值表示开始位(S)、停止位(E)或信息(例如，图6中呈现的“1”、“0”、“1”、“0”、“0”)。举例来说，在信号Td的启用周期期间(I)两个正极性脉冲指示开始位⑶。电路10产生信号Sda及Sa的开始位时序序列(timing sequence) 0当信号Sda变成逻辑低时，信号Sa保持在逻辑高。当检测到信号x、y的第二正极性脉冲时，信号Sda将处在逻辑低。(2)两个负极性脉冲指示停止位(E)。电路10产生信号SDA、Scl的停止位时序序列。信号Sa保持在逻辑高，并且信号Sda变成逻辑低。当检测到信号x、y的第二负极性脉冲时，信号Sda将为逻辑高。(3)其它检测到的极性脉冲表示所述信息。当极性脉冲的一个正极性脉冲处在逻辑高时，极性脉冲的负极性脉冲处在逻辑低。电路10产生信号Sda及Sa的信息。信号Sda的信息响应于信号Td的下降沿(falling edge)而产生或更改。当产生或更改信号Sda的信息时，信号Sa保持在逻辑低状态。当信号Sda稳定时，且在信号Td的逻辑低周期期间，电路10产生信号Sa的时钟脉冲(例如，从低到高及从高到低的周期)。图7是本发明的隔离接口电路的一个实施例的框图，例如图1到图4中的电路10、20、30、81及86。寄存器电路95经配置以接收串行接口信号Sda及Sa，用于产生锁存信号Txs及Rxs。信号Txs经配置以启用发射器(Tx) 100，用于将数据从串行接口(信号Sda及Sa)传递到隔离接口(信号X及y)。换言之，发射器100接收信号SDA&Sa，用于响应于信号Sda及Sa产生差分极性脉冲信号X、y。发射器100可被视为发射电路，而信号Sda及Sa可被视为第一串行接口信号及第二串行接口信号。信号Rxs经配置以启用接收器(Rx)200，用于将数据从隔离接口(信号X及y)传递到串行接口(信号SDA&Sa)。换言之，接收器200接收差分极性脉冲信号X、y，用于响应于差分极性脉冲信号X、y而产生信号Sda及Sa。接收器200可被视为接收电路。发射器100响应于发射器100的输入信号SDA、Sa及Txs产生信号0X、0Y及ENB。信号0Χ、0Υ及ENB经配置以通过三态缓冲器(tr1-state buffer) 105及三态缓冲器205产生信号X及y。当信号ENB被停用(在逻辑低状态下)时，三态缓冲器105及三态缓冲器205具有高阻抗输出。接收器200响应于信号x、y及Rxs产生信号Sda及Sa。信号Sda及Sa的输出是接通漏极(接通集电极)信号，并且被电阻器所拉高。因此，将信号Sda及Sa与其它串行接口信号并联连接是可行的。也就是说，信号Sda (第一串行接口信号)可并联连接到另一隔离接口电路的另一信号Sda，且信号Sa(第二串行接口信号)可并联连接到另一隔离接口电路的另一信号Sa。差分极性脉冲信号X、y可通过一对电容器或变压器并联连接到另一隔离接口电路的另一差分极性脉冲信号。在一个周期中，变压器100及接收器200中只有一个可以被信号Txs及Rxs启用。图8是图7中的发射器的框图。电路110经配置以接收信号SDA、Sa、Txs及时钟信号CK,用于产生开始信号Tstk、停止信号Tstop及脉冲信号SPLS、脉冲信号DPLS。开始信号Tstk表示在串行接口中检测到开始位⑶(信号SDA、Scl)。停止信号Tstcp表示在串行接口中检测到停止位(E)(信号SDA、Sa)。电路110将响应于检测到串行接口的开始位⑶及停止位(E)(信号SDA、Scl)而产生脉冲信号DPLS的两个脉冲。当开始信号Tstk被启用时，电路110将响应于信号Sa而产生脉冲信号SPLS的一个脉冲。电路300响应于信号SDA、Sa、脉冲信 号SPLS、脉冲信号DPLS、Tste, Tstop而产生信号0X、0Y、ENB。图9是图8中的电路110的框图。应用触发器(flip-flop) 115、触发器116、触发器117、触发器118及反相器114以根据信号SDA、Sa及Txs来启用信号Tstk、Tstop。当停止信号Tstop被启用时,开始信号Tstk将被复位。当开始信号Tstk被启用或产生信号DPLS (两个脉冲)时，停止信号Tstop将被复位。NAND门112及AND门113经配置以根据信号P1' P2及触发器115的反相输出信号来复位及停用停止信号TS1OP。信号Stk是触发器115的输出。OR门141、反相器147、AND门170、脉冲产生器160、时间延迟电路(DLY) 161及触发器140、触发器145、触发器146用于响应于信号TSTK、TSTOP及时钟信号CK的启用而产生信号DPLS。脉冲产生器160经配置以经由时间延迟电路(DLY) 161接收时钟信号CK，用于产生脉冲宽度比300毫微秒(nsec)短的脉冲信号。分别通过触发器140、触发器145及触发器146来输出信号PpP2及己。AND门123、时间延迟电路(DLY) 151、脉冲产生器150、反相器121、反相器152及触发器120、触发器125是用来响应于信号Tstk及Sa以产生信号SPLS。当启用开始信号Tstk时，信号Sa的下降沿之后的上升沿将经由脉冲产生器150而产生信号SPLS的一个脉冲。信号SPLS的脉冲宽度比300毫微秒短。图10是图8中的电路300的框图。触发器360用来锁存串行接口的数据(信号Sda> Scl)。OR门315, AND门310,311响应于信号SPLS、DPLS、Tstk及触发器360的输出而产生信号0X。当开始信号Tstk被启用时，信号Ox将根据信号DPLS而具备两个脉冲。在此之后，当数据(触发器360的输出)是逻辑高时，信号Ox将根据信号SPLS具有一个脉冲。OR门325、反相器324、AND门320,321响应于信号SPLS、DPLS、Tstqp及触发器360的输出而产生信号0Y。当停止信号Tsra被启用时，信号Oy将根据信号DPLS而具备两个脉冲。为了进行数据传递，当数据(触发器360的输出)是逻辑低时，信号Oy将根据信号SPLS而具备一个脉冲。当产生信号Ox或Oy时，OR门350、触发器361、反相器362、时间延迟电路365及脉冲产生器370将产生信号ΕΝΒ。举例来说，脉冲产生器370的脉冲信号的脉冲宽度比2微秒短。图11是图7中的接收器200的框图。电路210经配置以接收信号x、y及Rxs，用于产生信号DATA、START、STOP及TD。信号DATA用以表示例如图5中的命令(COM)、地址(ADDR)或数据(DAT)等信息。信号START意味着检测到开始位(S)。信号STOP意味着检测到停止位(E)。信号Td显示用于检测信号x、y的“启用周期”。电路400用于响应于信号DATA、START、STOP、Td及时钟信号CLK而产生串行接口信号SDA、Sa。图12是图11中的电路210的框图。电阻器211、电阻器212、电阻器213及电阻器214提供使得接收器200检测到信号X、y的偏压及输入阻抗。与电阻器211、电阻器212、电阻器213及电阻器214相关联的电容器215形成用于检测信号x、y的低通滤波器。比较器230经配置以接收信号x、y，以用于触发器240的设置，前提是如果信号x的幅值高于信号I加上阈值221的时候。比较器235经配置以接收信号X、y用于触发器240的复位，前提是如果信号y的幅值高于信号X加上阈值223的时候。触发器240产生信号DATA。信号DATA显示信号X、y的极性。当信号Rxs被启用时，OR门250、反相器252、262、脉冲产生器260、时间延迟电路261、AND门251、AND门270、AND门275及触发器256、触发器257及触发器265响应于信号x、y而产生信号START及STOP。脉冲产生器260响应于比较器230及比较器235的输出而产生信号TD。信号Td的脉冲宽度比2微秒短。如果在信号Td的启用周期期间产生两个正极性脉冲，则启用信号START。如果在信号Td的启用周期期间产生两个负极性脉冲，则启用信号STOP。图13是图11中的电路400的框图。当启用信号Rxs时，触发器410、触发器411、触发器425、反相器412、反相器423、反相器435、NOR门450、NOR门455、晶体管460、晶体管465及NAND门413响应于信号START、STOP及Td而产生开始位(S)序列(信号SDA,Scl)。当启用信号START时，触发器425及触发器426被复位，且信号Sda立刻变成逻辑低。在此之后，触发器411经启用以响应于信号Td的上升沿而复位触发器416、触发器430。触发器416的复位将经由NOR门455及晶体管465将信号Sa设置成逻辑低。信号Td的逻辑低周期与时钟信号CLK相关联，经由反相器420及AND门421而产生信号I*。信号Tck经配置以将信号DATA锁存到触发器425。触发器425的输出将经由NOR门450及晶体管460来确定信号Sda的状态。同时，信号TeK将启用触发器430。触发器430的输出与时钟信号CLK(经由AND门415)相关联，将触发触发器416，从而将信号SaS置成逻辑高。在信号Sa变成逻辑高之后，信号Sa在时钟信号CLK的下一时钟循环中将经由触发器431被计时成逻辑低。触发器431产生信号L0CK，所述信号经配置以更改触发器416的状态。当启用信号STOP时，触发器426将被启用，从而经由NOR门455立刻将信号Sa设置成逻辑高。同时，触发器410、触发器411休止(rest)。在此之后，当信号Td变成逻辑低时，将经由反相器428及NAND门429来预先设置触发器425。触发器425的预先设置将使得信号Sda能够为逻辑高。电阻器470及电阻器475分别用于将信号Sda及Sa拉高。图14是图10及图12中的脉冲产生器的参考电路。应用触发器510、触发器520及触发器560、反相器114及AND门572来根据输入信号IN及时钟信号CK产生输出信号OUT。由脉冲产生器产生的输出信号OUT的脉冲宽度比2微秒短。图15是图9中的脉冲产生器的参考电路。NMOS晶体管620、电流源625、电容器630、反相器610、反相器650及AND门670用于根据输入信号IN及电源电压Vcc产生输出信号OUT。电流源625耦接在NMOS晶体管620的漏极端口与电源电压V。。之间。反相器610的输入端口接收输入信号IN，并且反相器610的输出端口耦合到NMOS晶体管620的栅极端口。电容器630耦接在NMOS晶体管620的漏极端口与接地之间。反相器650耦接在NMOS晶体管620的漏极端口与AND门670的第一输入端口之间。AND门670的第二输入端口接收输入信号IN，且AND门670的输出节点产生输出信号OUT。图16是本发明的脉冲产生器的波形。在图16中，在输入信号IN从逻辑低变成逻辑高时的时间周期期间，启用输出信号OUT。最后应说明的是以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
权利要求
1.一种隔离接口电路，其特征在于，包括 发射电路，其经配置以接收第一串行接口信号及第二串行接口信号，用于产生差分极性脉冲信号；以及 接收电路，其经配置以接收所述差分极性脉冲信号，用于产生所述第一串行接口信号及所述第二串行接口信号， 所述差分极性脉冲信号是响应于所述第一串行接口信号及所述第二串行接口信号产生的；所述第一串行接口信号及所述第二串行接口信号是根据所述差分极性脉冲信号产生的；在一个周期中，只能启用所述发射电路及所述接收电路中的一个。
2.根据权利要求1所述的电路，其特征在于，所述第一串行接口信号及所述第二串行接口信号形成一个帧，所述帧包含开始位、停止位以及数据。
3.根据权利要求1所述的电路，其特征在于，所述差分极性脉冲信号形成一个帧，所述帧包含开始信号、停止信号以及数据信号。
4.根据权利要求1所述的电路，其特征在于，所述差分极性脉冲信号的极性表示逻辑高或逻辑低。
5.根据权利要求1所述的电路，其特征在于，特定周期中所述差分极性脉冲信号的数值表示所述开始信号、所述停止信号或数据信号。
6.根据权利要求1所述的电路，其特征在于，特定周期中所述差分极性脉冲信号的数值及极性表示所述开始信号或所述停止信号。
7.根据权利要求1所述的电路，其特征在于，所述第一串行接口信号能够与另一隔离接口电路的另一第一串行接口信号并联连接；并且所述第二串行接口信号能够与另一隔离接口电路的另一第二串行接口信号并联连接。
8.根据权利要求1所述的电路，其特征在于，所述差分极性脉冲信号能够通过一对电容器与另一隔离接口电路的另一差分极性脉冲信号并联连接。
9.根据权利要求1所述的电路，其特征在于，所述差分极性脉冲信号能够通过一个变压器与另一隔离接口电路的另一差分极性脉冲信号并联连接。
10.根据权利要求1所述的电路，其特征在于，所述隔离接口电路是用于电池管理系统中。
11.根据权利要求1所述的电路，其特征在于，所述隔离接口电路是用于电池管理电路中；所述第一电池管理电路能够通过一对电容器与所述第二电池管理电路通信。
12.根据权利要求1所述的电路，其特征在于，所述隔离接口电路是用于电池管理电路中；所述第一电池管理电路能够通过一个变压器与所述第二电池管理电路通信。
13.根据权利要求1所述的电路，其特征在于，所述差分极性脉冲信号的脉冲宽度比300毫微秒短。
14.根据权利要求1所述的电路，其特征在于，所述差分极性脉冲信号的所述输出仅在特定时间内启用；在所述特定时间之后，所述差分极性脉冲信号的所述输出变成高阻抗。
15.根据权利要求1所述的电路，其特征在于，所述差分极性脉冲信号的输入包括低通滤波器。
全文摘要
本发明提供一种隔离接口电路。所述隔离接口电路包括发射电路及接收电路。所述发射电路经配置以接收第一串行接口信号及第二串行接口信号，用于产生差分极性脉冲信号。所述接收电路经配置以接收所述差分极性脉冲信号，用于产生第一串行接口信号及第二串行接口信号。所述差分极性脉冲信号是响应于第一串行接口信号及第二串行接口信号产生的。所述第一串行接口信号及所述第二串行接口信号是根据所述差分极性脉冲信号产生的。在一个周期中，只能启用发射电路及接收电路中的一个。
文档编号H03K19/0185GK103023482SQ20121048245
公开日2013年4月3日 申请日期2012年11月23日 优先权日2011年11月23日
发明者杨大勇 申请人:崇贸科技股份有限公司