数字数据处理系统和方法

专利名称：数字数据处理系统和方法
技术领域：
本发明的领域涉及数字数据处理的领域，并且具体地，涉及提供中间电压以使得被设计用于在一个电压域中操作的装置能够在较高电压域中供电的电路中操作。
背景技术：
电子学领域的发展已经导致晶体管尺寸及氧化物厚度的减少，以便提高处理速率并减少面积。对核心及输入-输出装置两者供电的电压的相应降低亦已出现，以便提高速率及减少功率消耗。因此，对于45nm的装置，「标准」外部电源现为1.8V，过去为3.3V或2.5V。为了能够达到高频率，氧化物厚度已经减少，及对于1.8V的装置而言氧化物厚度现为约28 A至32 A (过去氧化物厚度为约50 A)。较小尺寸的装置将在甚至更低电压处操作。在电路中采用这种新的更小更具脆性的装置操作的设备可能不得不处理适于旧的较高电压域的信号。举例而言，为与一些较旧的芯片及一些标准协议兼容，一些输入-输出单元必须在标称3.3V处操作，以便能使用在标称1.8V处操作的装置在此电平处产生信号。为了保证这些装置没有由于HCI (热载子注射)而受到过度应力，伴随氧化物击穿及使用寿命降低的问题，需要采取预防措施。保护装置的一个方法为提供中间电压供应，使得较高电压域一分为二。此中间电压供应可为新装置的较低功率域的高电压供应，在此实例中为1.8V。装置于是可经设置介于此中间电压电平及较高电压域的高电压电平(在此情形中为3.3V)的间，或装置可经设置介于中间电压电平及接地电压电平的间。以此方式，装置仅经历1.8V或3.3V减去1.8V所得到的跨装置的电压差1.5V，所以装置受到保护。此系统的优点为将已经存在电压供应提供1.8V的电平，且因此不需要额外电压电平生成器。电压电平生成器占用功率及面积两者。然而，缺点为:若高电压电平域的电压电平变化，则中间电平电压存在相对应的变化。此外，介于3.3V及1.8V的间操作的装置具有1.5V的跨装置的电压差，使得装置将比在接近于1.8V的最佳操作点处操作的装置操作得更慢。可替代的解决方案将提供中间电压，中间电压为高电压电平除以2。此将意味着电路的平分两者将具有相同电压差跨过该平分两者。然而，需要消耗功率及面积的额外电压电平生成器，且用于为装置供电的电压差再次远离最佳值，导致操作速率较慢。将期望提供弹性系统，该弹性系统可使用设计用于较低电压电平的装置处理较高电压电平，并且，仍可维持跨各装置的电压电平接近于最佳操作电压，即使输入高电压电平改变。

发明内容
本发明的第一方面提供一种用于处理数字信号的电路系统，该电路系统包括用于接收高电压电平的高电压输入及用于接收低电压电平的低电压输入，该电路系统包括:多个装置，该多个装置设计为当在本地电压域中供电时最佳地操作，其中当该低电压电平等于本地低电压电平时，本地高电压电平低于该高电压电平；另一输入端，用于接收该本地高电压电平；该电路系统的该多个装置中的至少一些，该至少一些经设置为两组，每一组具有至少一个装置，第一组设置于较高电压域中，该较高电压域具有中间低参考电压电平作为低电压电平及具有该高电压电平作为高电压电平，及第二组设置于较低电压域中，该较低电压域具有该本地高电压电平作为高电压电平及具有该低电压电平作为低电压电平；其中该中间低参考电压电平包括通过自该高电压电平减去该本地高电压电平产生的电压电平，使得该第一组及该第二组的该等装置在位于或接近于最佳操作电压差处操作。本发明认识到当在系统中操作的装置通过电压差(该等电压差大于装置设计用于的电压差)供电时，尽管装置通过利用中间电压电平可受到保护，但是此中间电压电平可能不提供用于此等装置的最佳电压差。在不同于装置设计用于的电压差处操作的装置操作得更慢及更加不可靠。本发明还认识到装置设计用于的本地高电压电平将在系统中的某处为可利用的及可因此被输入及用作一个中间电压电平。因此，一组装置可介于此电压电平及低电压电平的间操作，该低电压电平大体通常跨过系统及可为接地电压电平。此等装置将因此在位于或接近于装置的最佳电压操作条件处操作。然而，若在电压区域的较高部分中操作的装置使用此中间电压电平作为装置的低电压电平，则该等装置可能不会在接近于装置的最佳电压差处操作，因为该等装置将具有高电压电平减去此本地高电压电平所得的电压差跨过该等装置。除非本地高电压电平正好为高电压电平的一半的值，否则此等装置将不会在接近于装置的最佳电压操作条件处操作。本发明通过产生另一中间电压来解决此问题，该另一中间电压用作用于在电压域的较高部分中操作的一组装置的中间低参考电压。此电压电平自介于高电压电平及本地高电压电平之间的电压差产生及用作在电压域的较高部分中的装置的中间低参考电压。因此，此等装置还将采用在位于或至少接近于本地电压差处的电压差操作及将因此在位于或接近于装置的最佳操作点处操作。此外，通过提供以此方式产生的中间电压电平，高电压电平的变化将不会影响跨过装置的电压降(因为该变化将影响装置所经历的高电压电平及低电压电平两者)。此使得电路系统不但能采用相当不稳定的高电压电平操作而且使得相同电路系统能用于处理多个高电压电平，使得设计为采用该3.3V的高电压电平操作的系统及设计为采用2.5V的高电压电平操作的系统两者皆可使用此电路系统。此外，当所使用的中间电压电平中的一者为本地电压电平时，仅需要一个电压生成器以产生另一个中间电压电平，由于电压生成器在功率及面积方面代价大，故此举具有优势。在一些实施例中，该电路系统进一步包括电压电平生成器，该电压电平生成器设置为产生该中间低参考电压电平，该电压电平生成器接收该高电压电平及该本地高电压电平及包括电压差产生装置用于产生等于介于该接收的高电压电平及该接收的本地高电压电平之间的电压差的电压电平及输出该电压差作为该中间低参考电压电平。尽管中间低参考电压电平可自外部源接收，但是在一些实施例中中间低参考电压电平系通过电压电平生成器在电路系统自身内部产生。如前文所提及的，产生取决于高电压电平及本地高电压电平的中间低参考电压电平意味着可追踪高电压电平的任何变化，且介于此中间低参考电压电平及高电压电平的间供电的装置可具有相对恒定的电压差维持跨过装置，该电压差位于或接近于装置的最佳操作电压差。在一些实施例中，该电路系统为输入输出电路系统及包括数据输入端及数据输出端，该数据输入端用于接收输入数字数据信号，该输入数字数据信号具有低于该高电压电平的输入高电压电平及位于该低电压电平的输入低电压，该数据输出端用于输出数字数据信号，该数字数据信号具有该高电压电平及该低电压电平；其中该第一组装置包括第一电压电平移位器，该第一电压电平移位器介于该高电压电平及该中间低参考电压电平之间供电及设置为将该接收的输入数字数据信号的该电压电平自该输入高电压电平转换至该高电压电平及将该输入低电压电平转换至该中间低参考电压电平；及该输入输出电路系统包括第一开关装置，该第一开关装置设置为连接或隔离该高电压电平及输出端，该第一开关装置通过该第一电压电平移位器输出的该信号控制；该第二组装置包括第二电压电平移位器，该第二电压电平移位器在该本地高电压电平及该低电压电平之间供电及设置为将该接收之输入数字数据信号的该高电压电平转换至该本地高电压电平；及该输入输出电路系统包括第二开关装置，该第二开关装置设置为连接或隔离该低电压电平及该输出端，该第二开关装置通过该第二电压电平移位器输出的该信号控制。本发明的实施例尤其适用于输入/输出电路系统，该输入/输出电路系统自在较低电压域中操作的装置接收数字数据信号及将数字数据信号转换为较高电压域的信号，以通过在此较高电压域中操作的电路接收。在此实施例中，输入/输出电路系统由设置为在本地电压域中操作的装置形成，该本地电压域不同于输入信号的电压域及输出信号的电压域两者。实施例通过将较高电压域划分为较高部分及较低部分两个部分来解决此问题，较高部分内部具有第一组装置及具有等于较高电压域的高电压电平的高电压电平及等于中间低参考电压的低电压电平，该中间低参考电压为高电压电平减去本地高电压电平，较低部分通过本地高电压电平及低电压电平供电及包括第二组装置。以此方式，两组装置经历本地电压差跨过装置。第一组装置电平将输入数字数据信号转换至电压域的较高部分的电压电平，且此信号控制第一开关装置，该第一开关装置设置为连接或隔离高电压电平与输出端。以此方式，高电压电平域的高电压电平可连接至输出端以响应于数字数据输入信号而产生高电平信号。第二组装置电平将相同输入数字数据信号转换至电压域的较低部分的电压电平，且此信号控制第二开关装置，该第二开关装置连接输出端至低电压电平。因此，数字数据信号控制输出端是接收高电压电平还是低电压电平，并以此方式产生输入/输出装置，该输入/输出装置接收一个电压域中的数字数据信号并将该数字数据信号转换至较高电压域。在一些实施例中，该第一电压电平移位器包括前级驱动器，该前级驱动器介于该高电压电平及该中间低参考电压电平之间供电及该第二电压电平移位器包括前级驱动器，该前级驱动器介于该本地高电压电平及该低电压电平之间供电。尽管在一些实施例中第一电压电平移位器可采用许多方法制造，但第一电压电平移位器将包括前级驱动器，该前级驱动器介于高电压电平及中间低电压电平之间供电及第二电压电平移位器将包括前级驱动器，该前级驱动器介于本地高电压电平及低电压电平之间供电。在一些实施例中，该第一开关装置包括PMOS晶体管，该PMOS晶体管设置为与另一至少一个PMOS晶体管串联，该另一至少一个PMOS晶体管设置为在该晶体管栅极处接收该中间低参考电压。第一开关装置可包括晶体管，因为晶体管将响应于数字输入信号而开关且因此第一开关装置可用于响应于此信号而连接或隔离高电压轨及输出端。此晶体管应与另一至少一个晶体管级联以避免全高电压电平降落跨过单一晶体管。在此实施例中，选用PMOS晶体管，使得晶体管中的一者的栅极可固持在中间低参考电压电平处，使PMOS晶体管永久接通及提供中间电压电平，该中间电压电平阻止高功率域的全电压差降落跨过晶体管中的一者。此确实意味着开关装置响应于具有低值的输入信号而连接高电压电平至输出端并因此采取动作以将信号反向。此举不存在问题，因为只需在某一点处将反向器添加至系统以将输入信号或输出信号反向。在一些实施例中，该第二开关装置包括NMOS晶体管，该NMOS晶体管设置为与另一至少一个NMOS晶体管串联，该另一至少一个NMOS晶体管设置为在该晶体管栅极处接收该本地高电压电平。类似地，第二开关装置可为级联的NMOS晶体管，该等NMOS晶体管响应于高的数字数据信号而接通，且因此当数字数据信号为高的时，第二开关装置连接低电压电平至输出端，提供输出数字数据信号的另一电平。采用类似于PMOS晶体管的方法，永久接通的NMOS晶体管在该晶体管栅极处永久接收电平，此避免高电压域的全电压电平降落跨过晶体管。本发明的第二方面系提供一种集成电路，该集成电路包括多个组件，该多个组件包括至少一个核心、多个电压轨及一输入输出单元，该至少一个核心用于产生数据信号；该多个电压轨设置为传输电压电平至该多个组件，该多个电压轨包括:第一电压轨，该第一电压轨包括高电压轨用于传输高电压电平；第二电压轨，该第二电压轨包括低电压轨用于传输低电压电平；及第三电压轨，该第三电压轨用于传输中间电压电平，该中间电压电平低于该高电压电平，该中间电压电平为用于为该处理器核心供电的高电压电平；该输入输出单元用于自该核心接收该数据信号及用于将该数据信号的高电压电平转换至较高电压电平，该输入输出单兀包括根据本发明的第一方面的输入输出电路系统。集成电路可包括核心，该等核心在第一低电压域中产生数据信号，因为集成电路经常由在低电压域中操作的小装置形成，以便增加操作速率及减少功率消耗。此等数据信号可输出至在较高电压域中操作的装置，诸如USB端口。因此，集成电路可能需要输入/输出单元以将数字数据信号自此低电压域转换至较高电压域。输入/输出单元可包括在中间或本地电压域中操作的装置。因此，低电压域数据信号需要使用电平移位器转换以产生高电压域信号，该等电平移位器系由设计用于中间本地电压域的装置形成。本发明的实施例的输入/输出电路系统尤其适合于此目的，因为中间低参考电压电平的产生是以高电压电平减去本地电压电平，并且利用本地电压电平作为中间高参考电压使得输入/输出单元的装置能在位于或至少接近于装置的最佳操作电压条件处操作。尽管电压电平生成器可位于输入/输出单元本身内部，但是电压电平生成器也可位于电路的不同部分中并且中间低参考电压电平可经由电压轨接收。若输入/输出单元确实具有电压电平生成器，则输入/输出单元可输出产生的中间低参考电压电平至电压轨，使得中间低参考电压电平可经传输至集成电路上的其他输入/输出单元及通过集成电路上的其他输入/输出单元使用。本发明的第三方面提供一种使用电路系统处理数字信号的方法，该电路系统在介于高电压电平及低电压电平之间的高电压域供电，该电路系统包括多个装置，该多个装置设计为介于本地电压差之间供电及最佳地操作，其中当该低电压电平等于本地低电压电平时，本地高电压电平低于该高电压电平；该方法包括以下步骤:接收该高电压域的该高电压电平；接收该本地高电压电平；接收该低电压电平；通过自该高电压域的该高电压电平减去该本地高电压电平产生中间低参考电压电平；将该电路系统的该多个装置中的至少一些设置为两组，每一组具有至少一个装置，第一组设置为接收该中间低参考电压电平作为低电压电平信号及接收该高电压电平作为高电压电平信号及第二组设置为接收该本地高电压电平作为高电压电平信号及接收该低电压电平作为低电压电平信号。本发明的第四方面提供一种用于处理数字信号的装置，该装置包括高电压输入装置及低电压输入装置，该高电压输入装置用于接收高电压电平及该低电压输入装置用于接收低电压电平，该用于处理数据的装置包括:多个装置，该多个装置设计为介于本地电压差之间供电及最佳地操作，其中当该低电压电平等于本地低电压电平时，本地高电压电平低于该高电压电平；另一输入装置，该另一输入装置用于接收该本地高电压电平；电压电平生成器装置，该电压电平生成器装置用于产生中间低参考电压电平，该电压电平生成器装置接收该高电压电平及该本地高电压电平及包括电压差产生装置，该电压差产生装置用于产生等于介于该接收的高电压电平及该接收的本地高电压电平之间的电压差的电压电平及输出该电压差作为该中间低参考电压电平；及数据输入装置，该数据输入装置用于接收具有低于该高电压电平的输入高电压电平及位于该低电压电平处的输入低电压电平的输入数字数据信号；及数据输出装置，该数据输出装置用于输出具有该高电压电平及该低电压电平的数字数据信号；其中该电路系统的该多个装置中的至少一些设置为两组，每一组具有至少一个装置，第一组介于该高电压电平及该中间低参考电压电平之间供电及第二组介于该本地高电压电平及该低电压电平的间供电，使得该第一及该第二组的该等装置在位于或接近于最佳操作电压差处操作。本发明的上述及其他目的、特征及优点将可从以下阐释性实施例的详细描述中显而易见，该实施例将连同附图一同解读。


图1示意性地示出了根据本发明的实施例的电路；图2示意性地示出了根据本发明的实施例的输入/输出单元；图3示意性地示出了图2的输入/输出单元的更多细节；图4A示意性地示出了根据本发明的实施例的集成电路；图4B示意性地示出图4A的集成电路的横截面；及
图5示出了根据本发明的实施例说明一种方法中的步骤的流程图。
具体实施例方式图1示意性地示出了在VDD及VSS的间的高电压域中供电的电路系统5，该电路系统5使用设计为在本地较低电压域中操作的装置。在此实施例中装置分组设置。第一组装置IOa在高电压域的较高部分中操作及第二组装置12a在电压域的较低部分中操作。装置IOb及12b发置为分别自较高部分及较低部分接收中间电压电平信号以避免装置经历VDD减去VSS的全电压差。装置并非个别地图标，而是在此图中图示为方块。由于此等装置设计为在本地电压域中操作，故为了提供适当的操作电压电平，使用两个中间电压电平。第一中间电压电平仅为本地电压域的高电压电平及由于第一中间电压电平将出现在系统的某处，故第一中间电压电平仅可在输入端6处接收至电路系统5。此电压电平用作电压域的较低部分的高电压电平，且第二组装置12a介于此电压电平及VSS的间供电，而该组装置12b在装置的输入端处接收处于此两个电压电平的信号。此意味着该组装置12a至少经历在位于或接近于装置的最佳电压差处的电压差及因此在位于或接近于装置的最佳操作点处操作。 电压域的较高部分中的装置IOa经历高电压电平VDD作为装置的高电压信号。为了让装置接收V 的电压差，第二中间电压用作此较高电压域的中间低参考电压。此电压电平为高电压电平减去本地电压电平及称为V 。在此实施例中，此电压电平在输入端7处接收至电路系统，但是在一些实施例中此电压电平产生于电路系统内部。通过使用此电压作为电压域的较高部分中的装置的低参考电压电平，此等装置亦经历跨过装置。在此实施例中，输入用于装置IOa及12a的数据信号及通过此等装置处理数据信号。通过装置IOa及12a将信号分别输出至输出装置IOb及12b，输出装置IOb及12b提供介于VDD及VSS的间的连接及输出20，由此在高电压域中产生信号，该信号在输出垫20上输出。因此，尽管电路系统5内部的装置设计为在比为电路系统5供电的电压域更低的电压域中操作，但是此较高电压域中的数据信号可通过使用此等装置及两个中间电压电平输出。此外，通过利用两个中间电平，装置在位于或接近于装置的最佳操作点处操作，让电路更快及更可靠。图2示出了电路5的另一实施例。在此实施例中，存在第一电平移位器30及第二电平移位器35。第一电平移位器30在高电压域的较高部分中供电及具有高电压电平VDD作为高电压电平及中间低参考电压电平作为低电压电平。此电平移位器30接收较低电压域中的数据信号及将信号转换至该电压域的电平，电平移位器30在该电压域中供电。在此实施例中，接收的数据信号具有两个电压电平中的一者VSS或Ve心及经转换以具有两个电压电平中的一者Vm或VDD。此使得信号适合于开关PMOS晶体管48，PMOS晶体管48形成输出电路系统的部分。第二电压电平移位器35也接收自变化至VSS的数据信号及通过高电压电平 及低电压电平VSS供电。因此第二电压电平移位器35将输入数据信号的电压电平自
VSS及Ve心转换至VSS及Vmm将此转换的数据信号输入至NMOS晶体管42的栅极，NMOS晶体管42形成输出电路系统的部分。
在此实施例中，较高电压域的中间低参考电压电平通过电压电平生成器50产生，电压电平生成器50在电压电平生成器50的输入端处接收V_信号及VDD信号，并通过自VDD信号减去信号产生此中间低参考电压电平。以此方式，中间低参考信号将追踪VDD的任何变化，及无论VDD的电平如何，只要VDD的电平高于Viw则将降落跨过电平移位器30。电路的输出部分为级联的开关装置42、44、46及48，此允许输出垫20连接至VDD或者VSS并因此允许产生较高电压域中的输出数字数据信号。在此实施例中，通过电平移位器30输出的经电平转换的数据信号控制PMOS晶体管48，同时PMOS晶体管46接收中间低参考电压信号及因此永久地接通。因此，当数据信号为高的时，PMOS晶体管48关闭及输出端20与高电压电平隔离。然而，当数据信号为低的时，电平移位器30的输出降至V0流及晶体管48接通，且由于晶体管46接通，故输出端20接收VDD。类似地，对于NMOS晶体管42及44而言，当数据信号为低的时，则电平移位器输出VSS及晶体管42关闭及输出端与VSS隔离。此处如上所解释，PMOS晶体管48及46接通及因此输出VDD。当输入数据信号变高时，则晶体管42经历，及由于晶体管44亦经历V本地’故晶体管42及晶体管44两者都接通及VSS连接至输出端20。以此方式，产生反向至彼输入端的数据信号，该数据信号转换至较高电压域。重要的是晶体管42及44及晶体管46及48以此方式级联及总是永久接通的晶体管接收中间电压电平中的一者，因为当输出端正输出高或低电压电平中的一者时，此阻止较高电压域的全电压电平降落跨过单一晶体管。图3更详细地图示类似于第2图的电路系统。因此，用于产生的电压生成器50图标为操作放大器52，操作放大器52接收本地高电压电平及高电压电平VDD两者及使用分压器产生V 0 ，V 0 为VDD减去V本地。两个电平移位器图示为缓冲器30及35，缓冲器30及35包括前级驱动器及介于两个中间电压电平的一者及高或低电压电平的间供电。自系统的不同部分及自又另一电压域接收的数据信号通过电 压电平移位器30及35转换电平以产生就电平移位器30而言在VDD及的间变化的信号及就电平移位器35而言在N桃R VSS的间变化的信号。此等信号足以分别开关晶体管48及42及将接收的数据信号转换为较高电压域中的反向信号及在输出端20处输出。因此，在此实施例中，输入/输出单元接收一个电压域中的数据信号及将盖信号转换至较高电压域，该输入/输出单元系使用在又一不同电压域中操作的装置所形成。此等装置将通过中间参考电压的谨慎选择在位于或接近于装置的最佳点处操作，中间参考电压提供所需的电压电平差跨过装置。图4a示出了根据本发明的实施例的集成电路。在诸如集成电路100的集成电路中，出于功率及速率的理由，核心经常使用小的快速晶体管，该等晶体管在低电压域中操作。然而，集成电路可能需要与外部装置通讯，该等外部装置无法在此等电压域中操作及因此信号需要经电压电平转换。位于集成电路边缘上的输入/输出单元可提供此功能。在此实施例中，集成电路100具有核心60，核心60在介于N核心及VSS的间的电压域中操作及产生数据信号，核心60将数据信号输出至输入/输出单元70。此数据信号在正在使用的输入输出单元内部经电平转换至适合于周边装置80的较高电压域，在此实施例中周边装置80为USB端口。集成电路100具有在单元的边缘四周运有的电压轨，该等电压轨为单元的各部分供电。因此，存在低电压电平轨VSS，VSS对所有电压域为通用的。存在VDD核心电压轨、VDDNAT及VDD10，该VDD核心电压轨提供高电压电平用于核心60，该VDDNAT提供高电压电平用于输入/输出单元70及72内部的装置，该VDDIO为用于周边装置80及84操作的高电压电平。在此实例中，VDD核心为IV，同时VDDNAT为1.8V及VDDIO为3.3V。尽管在此实例中VDDIO为3.3V，但是采用此VDDNAT值，VDDIO可为高于1.8V及低于3.6V的任何电平。此等电压轨连接至外部插脚以用于在单元80处提供电压电平。第4b图更详细地图示此等外部连接。在此实施例中，输入/输出单元70自集成电路100的边缘上的电压轨接收V_及使用此νΘ Κ作为输入/输出单元70的中间电压电平。此电压电平通过另一输入/输出单元72产生，输入/输出单元72内部具有电压生成器及提供产生的电压电平至V_电压轨。输入/输出单元72提供信号至另一周边装置84。图4b示出了如何形成插脚至集成电路的边缘及从集成电路的边缘至硅的连接的剖视图，其中核心60由硅形成。图5示出了一种方法中的步骤的流程图，该方法用于将来自低电压域的输入数字数据信号转换至较高电压域。因此，数字数据信号起初自低电压域接收及经发送至第一电压电平移位器及第二电压电平移位器两者。第一电压电平移位器将数字数据信号转换至高电压域的电平高V或至中间低 参考电压电平(高V减去本地V)。发送至第二电平移位器的信号经转换至较低电压域，该较低电压域具有本地V作为该较低电压域的高电压电平及电压域的低电压电平低V作为该较低电压域的低电平。以此方式，产生电压信号，该等电压信号具有不同电压电平但是每一电压信号具有本地V的电压差。该方法随后响应于第一电平转换的信号的值而连接或者隔离高电压电平高V与输出端。类似地，响应于第二电平转换的信号而将低V与输出端隔离或连接。因此，取决于输入数字数据信号的值，输出高电压电平或者将低电压电平连接至输出端及以此方式将输入数字数据信号经电平转换至较高电压域中相对应的数字数据信号。应注意到，信号亦经反向但是此信号可通过使用简单的反向器更正，在任何情况下经常需要反向器来缓冲信号。尽管此处已经参阅附图详细描述本发明的说明性实施例，但是应理解，本发明并不限于这些明确的实施例，并且，在不背离如所附权利要求范围所界定的本发明的范围和精神的情况下，本领域技术人员可对本发明作出各种变化及修改。举例而言，在不背离本发明的范围的情况下，可使用独立权利要求的特征对以下从属权利要求的特征进行不同组
口 ο
权利要求
1.一种用于处理数字信号的电路系统，所述电路系统包括高电压输入端和低电压输入端，所述高电压输入端用于接收高电压电平，所述低电压输入端用于接收低电压电平，所述电路系统包括: 多个装置，所述多个装置设计为当在本地电压域中供电时最佳地操作，其中当所述低电压电平等于本地低电压电平时，本地高电压电平低于所述高电压电平； 另一输入端，所述另一输入端用于接收所述本地高电压电平； 所述电路系统的所述多个装置中的至少一些，所述至少一些被布置为两组，每一组具有至少一个装置，第一组被布置在具有中间低参考电压电平作为低电压电平及具有所述高电压电平作为高电压电平的较高电压域中，并且，第二组被布置在具有所述本地高电压电平作为高电压电平及所述低电压电平作为低电压电平的较低电压域；其中 所述中间低参考电压电平包括通过自所述高电压电平减去所述本地高电压电平产生的电压电平，使得所述第一组和所述第二组的所述装置在位于或接近于最佳操作电压差处操作。
2.如权利要求1所述的电路系统，所述电路系统进一步包括: 电压电平生成器，所述电压电平生成器被配置为生成所述中间低参考电压电平，所述电压电平生成器接收所述高电压电平和所述本地高电压电平并包括电压差生成装置，所述电压差生成装置用于生成等于所述接收的高电压电平和所述接收的本地高电压电平之间的电压差的电压电平并输出所述电压差作为所述中间低参考电压电平。
3.一种输入输出电路系统，所述输入输出电路系统包括如权利要求1所述的电路系统、数据输入端和数据输出端，所述数据输入端用于接收输入数字数据信号，所述输入数字数据信号具有低于所述高电压电平的输入高电压电平及位于所述低电压电平处的输入低电压电平，所述数据输出端用于输出具有所述高电压电平和所述低电压电平的数字数据信号；其中 所述第一组装置包括第一电压电平移位器，所述第一电压电平移位器在所述高电压电平和所述中间低参考电压电平的间供电，并且被配置为将所述接收的输入数字数据信号的所述电压电平自所述输入高电压电平转换至所述高电压电平并自所述输入低电压电平转换至所述中间低参考电压电平；以及 所述输入输出电路系统包括第一开关装置，所述第一开关装置被配置为连接或隔离所述高电压电平和输出端，所述第一开关装置通过所述第一电压电平移位器输出的所述信号控制； 所述第二组装置包括第二电压电平移位器，所述第二电压电平移位器在所述本地高电压电平和所述低电压电平的间供电并被配置为将所述接收的输入数字数据信号的所述高电压电平转换至所述本地高电压电平；以及 所述输入输出电路系统包括第二开关装置，所述第二开关装置被配置为连接或隔离所述低电压电平和所述输出端，所述第二开关装置通过所述第二电压电平移位器输出的所述信号控制。
4.如权利要求3所述的输入输出电路系统，其中所述第一电压电平移位器包括前级驱动器，所述前级驱动器在所述高电压电平和所述中间低参考电压电平的间供电，并且，所述第二电压电平移位器包括前级驱动器，所述前级驱动器在所述本地高电压电平和所述低电压电平的间供电。
5.如权利要求3所述的输入输出电路系统，其中所述第一开关装置包括PMOS晶体管，所述PMOS晶体管被布置为与另一至少一个PMOS晶体管串联，所述另一至少一个PMOS晶体管被配置为在所述晶体管栅极处接收所述中间低参考电压。
6.如权利要求5所述的输入输出电路系统，其中所述第二开关装置包括NMOS晶体管，所述NMOS晶体管被布置为与另一至少一个NMOS晶体管串联，所述另一至少一个NMOS晶体管被配置为在所述晶体管栅极处接收所述本地高电压电平。
7.一种集成电路,所述集成电路包括: 多个组件，所述多个组件包括至少一个用于产生数据信号的核心； 多个电压轨，所述多个电压轨被配置为传输电压电平至所述多个组件，所述多个电压轨包括: 第一电压轨，所述第一电压轨包括高电压轨用于传输高电压电平； 第二电压轨，所述第二电压轨包括低电压轨用于传输低电压电平； 第三电压轨，所述第三电压轨用于传输中间电压电平，所述中间电压电平低于所述高电压电平，所述中间电压电平为用于为所述处理器核心供电的高电压电平； 输入输出单元，所述输入输出单元用于自所述核心接收所述数据信号并用于将所述数据信号的高电压电平转换至较高电压电平，所述输入输出单元包括如权利要求3所述的输入输出电路系统。
8.如权利要求7所述的集成电路，所述输入输出单元进一步包括: 电压电平生成器，所述电压电平生成器用于产生所述中间低参考电压电平，所述电压电平生成器接收所述高电压电平和所述本地高电压电平并包括电压差生成装置，所述电压差生成装置用于产生等于所述接收的高电压电平和所述接收的本地高电压电平之间的所述电压差的电压电平并输出所述电压差作为所述中间低参考电压电平。
9.如权利要求8所述的集成电路，所述集成电路进一步包括: 第四电压轨，所述第四电压轨用于自所述输入输出单元的所述电压电平生成器接收所述中间低参考电压电平并用于传输所述中间低参考电压；所述集成电路进一步包括: 另一输入输出单元，所述另一输入输出单元包括如权利要求3所述的电路系统，所述另一输入输出单元自所述第四电压轨接收所述中间低参考电压。
10.—种用于处理数字信号的装置，所述装置包括高电压输入装置和低电压输入装置，所述高电压输入装置用于接收高电压电平，所述低电压输入装置用于接收低电压电平，所述用于处理数据的装置包括: 多个装置，所述多个装置被设计为在本地电压差之间最佳地操作，其中当所述低电压电平等于本地低电压电平时，本地高电压电平低于所述高电压电平； 另一输入装置，所述另一输入装置用于接收所述本地高电压电平；电压电平生成器装置，所述电压电平生成器装置用于产生中间低参考电压电平，所述电压电平生成器装置接收所述高电压电平和所述本地高电压电平并包括电压差生成装置，所述电压差生成装置用于产生等于所述接收的高电压电平和所述接收的本地高电压电平之间的所述电压差的电压电平并输出所述电压差作为所述中间低参考电压电平；以及数据输入装置，所述数据输入装置用于接收输入数字数据信号，所述输入数字数据信号具有低于所述高电压电平的输入高电压电平和位于所述低电压电平处的输入低电压电平；以及数据输出装置，所述数据输出装置用于输出具有所述高电压电平和所述低电压电平的数字数据信号；其中 所述电路的所述多个装置中的至少一些被布置为两组，每一组具有至少一个装置，第一组在所述高电压电平和所述中间低参考电压电平的间供电，而第二组在所述本地高电压电平和所述低电压电平的间供电，使得所述第一组及所述第二组的所述装置在位于或接近于最佳操作电压差处操作。
11.一种用于处理数字信号的方法，所述方法使用在高电压电平和低电压电平之间的高电压域中供电的电路系统，所述电路系统包括多个装置，所述多个装置被设计为在本地电压差之间供电并最佳地操作，其中当所述低电压电平等于本地低电压电平时，本地高电压电平低于所述高电压电平； 所述方法包括以下步骤: 接收所述高电压域的所述高电压电平； 接收所述本地高电压电平； 接收所述低电压电平； 通过自所述高电压域的所述高电压电平减去所述本地高电压电平产生中间低参考电压电平； 将所述电路的所述多个装置中的至少一些布置为两组，每一组具有至少一个装置，第一组被布置为接收所述中间低参考电压`电平作为低电压电平信号并接收所述高电压电平作为高电压电平信号，而第二组被布置为接收所述本地高电压电平作为高电压电平信号并接收所述低电压电平作为低电压电平信号。
12.如权利要求11所述的方法，所述方法进一步包括以下步骤: 接收输入数字数据信号，所述输入数字数据信号具有低于所述高电压电平的输入高电压电平和位于所述低电压电平处的输入低电压电平；以及 生成并输出所述高电压域中的数字数据信号，所述数字数据信号具有所述高电压电平和所述低电压电平；其中 在所述高电压域中生成并输出所述数字数据信号的步骤包括以下步骤: 使用所述第一组装置将所述接收的输入数字数据信号的电平自所述输入高电压电平转换至所述高电压电平并自所述输入低电压电平转换至所述中间低参考电压电平；以及使用所述电平转换的输入数字数据信号控制第一开关装置以连接或隔离所述高电压电平至输出端，以响应于具有所述输入高电压电平的所述数字输入数据信号而输出高电压电平；以及 使用所述第二组装置将所述接收的输入数字数据信号的电平自所述输入高电压电平转换至所述本地高电压电平；以及 使用所述电平转换的输入数字数据信号控制第二开关装置以连接或隔离所述低电压电平至输出端，以响应于具有所述输入低电压电平的所述数字输入数据信号而输出低电压电平。
全文摘要
本发明公开了在高电压域中供电并从设计以用于在较低电压域中操作之装置中形成的电路中的数字数据处理。提供用于处理数字信号的电路系统和方法，高电压域中操作的所述电路系统包括用于接收高电压电平的高电压输入和用于接收低电压电平的低电压输入并包括多个装置，该多个装置被设计为在电压低于该高电压域的本地电压域中供电并最佳地操作。该电路系统包括另一输入端，用于接收所述本地高电压电平。多个装置中的至少一些被布置为两组，每一组具有至少一个装置，第一组被布置为接收中间低参考电压电平作为低电压电平信号并接收高电压电平作为高电压电平信号，而第二组被设置为接收本地高电压电平作为高电压电平信号并接收低电压电平作为低电压电平信号；其中中间低参考电压电平包括通过自高电压电平减去本地高电压电平产生的电压电平，使得第一组和第二组装置在位于或接近于最佳操作电压差处操作。
文档编号H03K19/094GK103152030SQ20121052602
公开日2013年6月12日 申请日期2012年12月7日 优先权日2011年12月7日
发明者米卡埃尔·雷恩, 琼-克劳德·杜比, 达民·古永内特, 塞利·帕蒂拉 申请人:Arm 有限公司