专利名称：模拟开关及模拟开关的控制电路的制作方法
技术领域：
本实用新型的实施例涉及电子电路，特别地，涉及一种模拟开关，及其控制电路。
背景技术：
模拟开关是一种能使模拟信号通过或阻断，主要用于模拟信号与数字控制的接口。随着近年来集成电路的发展，模拟开关的开关性能有了很大的提高，可以工作在非常低的工作电压，具有具有较低的导通电阻、很小的封装尺寸，被广泛用于测试设备、通讯产品、以及多媒体系统等。标准的互补型金属氧化物半导体(complementarymetal oxide semiconductor,CMOS)模拟开关由N沟道MOS管(NMOS)与P沟道MOS管(PMOS)并联构成，可使信号双向传输。在这种并联结构下的导通电阻随着输入电压的变化而变化，同时供电电压对导通电阻也有着显著影响，例如导通电阻随着供电电压的降低而显著增大。例如，传统的CMOS模拟开关在供电电压为5V时，导通电阻约为8欧姆，在供电电压为12V时，导通电阻约为3欧姆。·传统结构的CMOS模拟开关在额定输入电压及供电电压VCC的变化范围内，导通电阻的变化范围较大，从而影响导通电阻的平坦度。如何将导通电阻随着输入电压及供电电压的变化量减小是设计高性能模拟开关的一个关键问题。
实用新型内容为了解决前面描述的一个问题或者多个问题，本实用新型提出一种易实现、低成本的模拟开关及其控制电路。根据本实用新型一实施例的模拟开关，具有第一端口、第二端口和控制端口，其中第一端口接收输入信号，第二端口提供输出信号，控制端用来接收开关控制信号，所述模拟开关包括第一逻辑电路具有输入端，第一输出端和第二输出端，其中输入端接收开关控制信号，第一输出端输出第一控制信号，第二输出端输出第二控制信号；NM0S,具有源极、漏极、栅极和背栅极，其中源极电耦接至模拟开关的第一端口，漏极电耦接至模拟开关的第二端口，栅极接收第一控制信号；PM0S，具有源极、漏极、栅极和背栅极，其中源极电耦接至模拟开关的第一端口，漏极电耦接至模拟开关的第二端口，栅极接收第二控制信号；第一控制电路，具有第一输入端、第二输入端和输出端，其中第一输入端电稱接至模拟开关的第一端口，第二输入端电耦接至模拟开关的控制端口，输出端电耦接至NMOS的背栅极；以及第二控制电路，具有第一输入端、第二输入端和输出端，其中第一输入端电耦接至模拟开关的第一端口，第二输入端电耦接至模拟开关的控制端口，输出端电耦接至PMOS的背栅极。在一个实施例中，当开关控制信号处于第一状态时，第一控制信号为高电平以导通NM0S，第二控制信号为低电平以导通PMOS ;以及当开关控制信号处于第二状态时，第一控制信号为低电平以关断NM0S，第二控制信号为高电平以关断PM0S。在一个实施例中，当开关控制信号处于第一状态时，NMOS的背栅极通过第一控制电路电耦接至模拟开关的第一端口以接收输入信号；以及当开关控制信号处于第二状态时，NMOS的背栅极通过第一控制电路电耦接至系统地。在一个实施例中，当开关控制信号处于第一状态时，PMOS的背栅极通过第二控制电路电耦接至模拟开关的第一端口以接收输入信号；以及当开关控制信号处于第一状态时，PMOS的背栅极通过第二控制电路电耦接至高电平。在一个实施例中，第一控制电路包括第一控制开关管，具有第一端、第二端和控制端，其中第一端电耦接至模拟开关的第一端口，第二端电耦接至NMOS的背栅极，控制端接收第三控制信号；以及第二控制开关管，具有第一端、第二端和控制端，其中第一端电耦接至NMOS的背栅极，第二端电耦接至系统地，控制端接收第四控制信号，其中当第一控制信号为高电平时，第一控制开关管导通，第二控制开关管关断，当第一控制信号为低电平时，第一控制开关管关断，第二控制开关管导通。在一个实施例中，第一控制开关管和第二控制开关管均为NM0S。 在一个实施例中，第一控制电路还包括第二逻辑电路，具有输入端、第一输出端和第二输出端，其中输入端接收开关控制信号，第一输出端输出第三控制信号，第二输出端输出第四控制信号；其中当开关控制信号处于第一状态时，第一控制开关管导通，第二控制开关管关断，当开关控制信号处于第二状态时，第一控制开关管关断，第二控制开关管导通。在一个实施例中，第一控制电路还包括第一复位-置位锁存器，第一复位-置位锁存器具有复位输入端、置位输入端、第一输出端和第二输出端，其中第一输出端电I禹接至第一控制开关管的控制端并输出第三控制信号，第二输出端电耦接至第二控制开关管的控制端并输出第四控制信号；其中当开关控制信号处于有效状态时，置位输入端有效，第一控制开关管导通，第二控制开关管关断，当开关控制信号处于无效状态时，复位输入端有效，第一控制开关管关断，第二控制开关管导通。在一个实施例中，第二控制电路包括第三控制开关管，具有第一端、第二端和控制端，其中第一端电耦接至模拟开关的第一端口，第二端电耦接至PMOS的背栅极，控制端接收第五控制信号；以及第四控制开关管，具有第一端、第二端和控制端，其中第一端电耦接至PMOS的背栅极，第二端电耦接至高电平，控制端接收第六控制信号；其中当第二控制信号为低电平时，第三控制开关管导通，第四控制开关管关断，当第二控制信号为高电平时，第三控制开关管关断，第四控制开关管导通。在一个实施例中，第三控制开关管和第四控制开关管均为PM0S。在一个实施例中，第二控制电路还包括第三逻辑电路，具有输入端、第一输出端和第二输出端，其中输入端接收开关控制信号，第一输出端输出第五控制信号，第二输出端输出第六控制信号，其中当开关控制信号处于第一状态时，第三控制开关管导通，第四控制开关管关断，当开关控制信号处于第二状态时，第三控制开关管关断，第四控制开关管导通。在一个实施例中，第二控制电路还包括第二复位-置位锁存器，第二复位-置位锁存器具有置位输入端、复位输入端、第一输出端和第二输出端，其中第一输出端电I禹接至第三控制开关管的控制端并输出第五控制信号，第二输出端电耦接至第四控制开关管的控制端并输出第六控制信号；其中当开关控制信号处于有效状态时，置位输入端有效，第三控制开关管导通，第四控制开关管关断，当开关控制信号处于有效状态时，复位输入端有效，第三控制开关管关断，第四控制开关管导通。在一个实施例中,所述模拟开关集成在一个半导体芯片上。[0019]根据本实用新型一实施例的用于模拟开关的控制电路，所述模拟开关具有第一端口、第二端口和控制端口，所述模拟开关包括并联的NMOS和PM0S，所述控制电路具有第一输入端、第二输入端、第一输出端和第二输出端，其中第一输入端电耦接至模拟开关的第一端口，第二输入端电耦接至模拟开关的控制端口，第一输出端电耦接至NMOS的背栅极，第二输出端电耦接至PMOS的背栅极。在一个实施例中，所述控制电路包括第一控制开关管，具有第一端、第二端和控制端，其中第一端电耦接至模拟开关的第一端口，第二端电耦接至NMOS的背栅极；第二控制开关管，具有第一端、第二端和控制端，其中第一端电耦接至NMOS的背栅极，第二端电耦接至系统地；第一逻辑电路，具有输入端、第一输出端和第二输出端，其中输入端电耦接至模拟开关的控制端口，第一输出端电耦接至第一控制开关管的控制端，第二输出端电耦接至第二控制开关管的控制端；第三控制开关管具有第一端、第二端和控制端，其中第一端电
耦接至模拟开关的第一端口，第二端电耦接至PMOS的背栅极；第四控制开关管，具有第一端、第二端和控制端，其中第一端电耦接至PMOS的背栅极，第二端电耦接至高电平；以及第二逻辑电路，具有输入端、第一输出端和第二输出端，其中输入端电耦接至模拟开关的控制端口，第一输出端电耦接至第三控制开关管的控制端，第二输出端电耦接至第四控制开关管的控制端；其中当模拟开关导通时，第一逻辑电路控制第一控制开关管导通及第二控制开关管关断，第二逻辑电路控制第三控制开关管导通及第四控制开关管关断，当模拟开关关断时，第一逻辑电路控制第一控制开关管关断及第二控制开关管导通，第二逻辑电路控制第三控制开关管关断及第四控制开关管导通。在一个实施例中，第一控制开关管和第二控制开关管均为NM0S，第一逻辑电路包括第一复位-置位锁存器，第一复位-置位锁存器具有置位输入端，电耦接至模拟开关的控制端口 ；复位输入端，电耦接至模拟开关的控制端口 ；第一输出端，电耦接至第一控制开关管的控制端；以及第二输出端，电耦接至第二控制开关管的控制端；其中当模拟开关的控制端口接收的开关控制信号处于有效状态时，置位输入端有效，第一控制开关管导通及第二控制开关管关断，当模拟开关的控制端口接收的开关控制信号处于无效状态时，复位输入端有效，第一控制开关管关断及第二控制开关管导通。在一个实施例中，第三控制开关管和第四控制开关管均为PM0S，第二逻辑电路包括第二复位-置位锁存器，第二复位-置位锁存器具有置位输入端，电耦接至模拟开关的控制端口 ；复位输入端，电耦接至模拟开关的控制端口 ；第一输出端，电耦接至第三控制开关管的控制端；以及第二输出端，电耦接至第四控制开关管的控制端，其中当模拟开关的控制端口接收的开关控制信号处于有效状态时，置位输入端有效，第三控制开关管导通及第四控制开关管关断，当模拟开关的控制端口接收的开关控制信号处于无效状态时，复位输入端有效，第三控制开关管关断及第四控制开关管导通。根据本实用新型的实施例所提供的模拟开关，通过控制MOS管的背栅极电压以较低的成本降低了导通电阻并改善了导通电阻的平坦度。
为了更好的理解本实用新型，将根据以下附图对本实用新型进行详细描述图I是根据本实用新型一实施例的模拟开关100的电路框图；[0026]图2是根据本实用新型一实施例的模拟开关200的电路框图；图3A是根据本实用新型一实施例的图2所示逻辑电路213的电路图；图3B是根据本实用新型一实施例的图3A所示逻辑电路的波形图。图4A是根据本实用新型一实施例的图2所示逻辑电路223的电路图；图4B是根据本实用新型一实施例的图4A所示逻辑电路的波形图。图5是根据本实用新型一实施例的模拟开关200对应的导通电阻曲线图。
具体实施方式
下面将详细描述本实用新型的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本实用新型。在下面对本实用新型的详细描述中，为了更好地理解 本实用新型，描述了大量的细节。然而，本领域技术人员将理解，没有这些具体细节，本实用新型同样可以实施。为了清晰明了地阐述本实用新型，本文简化了一些具体结构和功能的详细描述。此外，在一些实施例中已经详细描述过的类似的结构和功能，在其它实施例中不再赘述。尽管本实用新型的各项术语是结合具体的示范实施例来一一描述的，但这些术语不应理解为局限于这里阐述的示范实施方式。图I是根据本实用新型一实施例的模拟开关100的电路框图。如图I所示，模拟开关100包括NM0S101、PM0S102、以及控制电路10。模拟开关100具有第一端口、第二端口和控制端口，其第一端口接收输入信号IN，其第二端口提供输出信号0UT，其控制端口接收开关控制信号CTRL。NM0S101和PM0S102相并联，电耦接在模拟开关100的第一端口和第二端口之间，接收输入信号IN，并在开关控制信号CTRL的控制之下提供输出信号OUT。当开关控制信号CTRL处于有效状态时(第一状态)，例如高电平(CTRL=I )，模拟开关导通，即开通NM0S101和PM0S102，提供随输入信号IN变化的输出信号0UT，反之，当开关控制信号CTRL处于无效状态时(第二状态)，例如低电平(CTRL=O),模拟开关关断，即关断NM0S101和PM0S102。NM0S101具有源极、漏极、栅极和背栅极。NM0S101的源极电耦接至模拟开关100的第一端口以接收输入信号IN，NM0S101的漏极电耦接至模拟开关100的第二端口以提供输出信号0UT，NM0S101的栅极接收控制信号Dl，其中当开关控制信号CTRL处于有效状态时，控制信号Dl为高电平，控制NM0S101导通，否则当开关控制信号CTRL处于无效状态时，控制信号Dl为低电平，控制NM0S101关断。PM0S102具有源极、漏极、栅极和背栅极。PM0S102的源极电耦接至模拟开关100的第一端口以接收输入信号IN，PM0S102的漏极电耦接至模拟开关的第二端口以提供输出信号OUT，PM0S102的栅极接收控制信号Dln，其中当开关控制信号CTRL处于有效状态时，控制信号Dln为低电平，控制PM0S102导通，否则当开关控制信号CTRL处于无效状态时，控制信号Dln为高电平，控制PM0S102关断。在一个实施例中，当开关控制信号CTRL为高电平时，控制信号Dl为高电平以导通NM0S101，控制信号Dln为低电平以导通PM0S102，当开关控制信号CTRL为低电平时，控制信号Dl为高电平以导通NM0S101，控制信号Dln为低电平以导通PM0S102。在另一实施例中，当开关控制信号CTRL为低电平时，控制信号Dl为高电平以导通NM0S101，控制信号Dln为低电平以导通PM0S102，当开关控制信号CTRL为高电平时，控制信号Dl为高电平以导通NM0S101，控制信号Dln为低电平以导通PM0S102。[0037]控制电路10根据输入信号IN及开关控制信号CTRL，输出用于控制NM0S101背栅极电压的控制信号BI和用于控制PMOS102背栅极电压的控制信号B2。在一个实施例中，控制电路10包括控制电路104和控制电路105。控制电路104具有输入端1041、输入端1042和输出端1043。输入端1041电耦接至模拟开关100的第一端口以接收输入信号IN，输入端1042电耦接至模拟开关100的控制端口以接收开关控制信号CTRL，并根据输入信号IN和开关控制信号CTRL在输出端1043提供控制信号BI，输出端1043电耦接至NM0S101的背栅极。当开关控制信号CTRL处于有效状态时，控制信号BI通过控制电路104电耦接至模拟开关100第一端口以接收模拟开关的输入信号IN，否则，当开关控制信号CTRL处于无效状态时，控制信号BI通过控制电路104电耦接至系统地。控制电路105具有输入端1051、输入端1052和输出端1053。输入端1051电耦接至模拟开关100的第一端口以接收输入信号IN，输入端1052电耦接至模拟开关100的控制端口以接收开关控制信号CTRL，并根据输入信号IN和开关控制信号CTRL在输出端1053提供控制信号B2，输出端1053电耦接至PM0S102的背栅极。当开关控制信号CTRL处于有效状态时，控制信号B2通过控制电路105电耦接至模拟开关100的第一端口以接收输入信号IN，否则，当开关控制信号CTRL处于无效状态时，控制信号B2通过控制电路105电耦接至高电平，例如供电电压VCC。 在一个实施例中，模拟开关100还包括逻辑电路103。逻辑电路103电耦接至模拟开关100的控制端口以接收开关控制信号CTRL，逻辑电路103的第一输出端电耦接至NM0S101的栅极以提供控制信号D1，逻辑电路103的第二输出端电耦接至PM0S102的栅极以提供控制信号Din。当开关控制信号CTRL处于有效状态时，例如高电平，输出高电平的控制信号Dl以开通NM0S101，输出低电平的控制信号Dln以开通PM0S102。否则，当开关控制信号CTRL处于无效状态时，例如低电平，输出低电平的控制信号Dl以关断NM0S101，输出高电平的控制信号Dln以关断PM0S102。本领域技术人员应该可以理解，开关控制信号CTRL的有效状态可以是高电平或低电平，与之对应的，开关控制信号CTRL的无效状态可以是低电平或者闻电平。图2是根据本实用新型一实施例的模拟开关200的电路框图。和图I所示模拟开关100类似，模拟开关200具有用以接收输入信号IN输入端口，用以提供输出信号OUT输出端口，以及用以接收开关控制信号CTRL的控制端口，模拟开关200包括NM0S101、PM0S102、控制电路21、控制电路22以及逻辑电路23。控制电路21接收模拟开关200的输入信号IN和模拟开关的控制信号CTRL，输出用以调整NM0S101背栅极电压的控制信号BI。控制电路21包括控制开关管211、控制开关管212以及逻辑电路213。控制开关管211具有第一端、第二端和控制端，其中第一端电耦接至模拟开关200的第一端口以接收输入信号IN，第二端电耦接至NM0S101的背栅极，控制端接收控制信号D2使控制开关管211在开关控制信号CTRL处于有效状态时导通及在开关控制信号CTRL处于无效状态时关断。控制开关管212具有第一端、第二端和控制端，其中第一端电耦接至NM0S101的背栅极，第二端电耦接至系统地，控制端接收控制信号D2n使控制开关管212在开关控制信号CTRL处于有效状态时关断及在开关控制信号CTRL处于无效状态时导通。在一个实施例中，当开关控制信号CTRL处于有效状态时，开通控制开关管211，关断控制开关管212，NM0S101的背栅极通过控制开关管211电耦接至模拟开关200的第一端口，并且MOSlOl的背栅极电压VBl跟随输入信号IN的变化而变化。在一个实施例中，当开关控制信号CTRL处于有效状态时，NM0S101的背栅极电压VBl为VB1=VIN-VDS1;其中，VIN表不输入电压，VDSl表不控制开关管211的漏源极电压。在一个实施例中，当开关控制信号CTRL处于无效状态时，关断控制开关管211，开通控制开关管212，并且NM0S101的背栅极通过控制开关管212电耦接至系统地。在一个实施例中，当开关控制信号CTRL处于无效状态时，NM0S101的背栅极电压VBl为VB1=VDS2 ；其中VDS2表示控制开关管212的漏源极电压。控制开关管211和/或控制开关管212例如可以是三极管，场效应管等任意适合`的开关器件。在如图2所示的实施例中，控制开关管211为NM0S，当开关控制信号CTRL处于有效状态时，控制信号D2为高电平以导通控制开关管211，当开关控制信号CTRL处于无效状态时，控制信号D2为低电平以关断控制开关管211。在如图2所示的实施例中，控制开关管212为NM0S，当开关控制信号CTRL处于有效状态时，控制信号D2n为低电平以关断控制开关管212，当开关控制信号处于无效状态时，控制信号D2n为高电平以导通控制开关管212。本领域技术人员可以理解，控制开关管211和/或控制开关管212也可以是PM0S。逻辑电路213具有输入端接收开关控制信号CTRL，第一输出端输出控制信号D2，以及第二输出端输出控制信号D2n。在如图2所示的实施例中，控制开关管211和控制开关管212为NM0S，控制信号D2和控制信号D2n的有效状态为高电平。当开关控制信号CTRL处于有效状态时，控制信号D2为高电平，控制信号D2n为低电平。在一个实施例中，控制信号D2例如可以是控制信号D1。在一个实施例中，控制信号D2和控制信号D2n的相位交错，且不同时出现有效状态，即控制开关管211和控制开关管212不同时导通。在一个实施例中，逻辑电路213例如可以包括复位-置位(RS)锁存器。在一个实施例中，复位-置位锁存器的置位输入端接收开关控制信号CTRL，复位输入端接收经过反相的开关控制信号CTRL，第一输出端输出控制信号D2n，第二输出端输出控制信号D2。控制电路22接收模拟开关200的输入信号IN和模拟开关的控制信号CTRL，输出控制信号B2用以调整PM0S102的背栅极电压。控制电路22包括控制开关管221、控制开关管222以及逻辑电路223。控制开关管221具有第一端、第二端和控制端，其中第一端电耦接至模拟开关200的第一端口以接收输入信号IN，第二端电耦接至PM0S102的背栅极，控制端接收控制信号D3，使控制开关管221在开关控制信号CTRL处于有效状态时导通及在开关控制信号CTRL处于无效状态时关断。控制开关管222具有第一端、第二端和控制端，其中第一端电耦接至PM0S102的背栅极，第二端电耦接至高电平，例如供电电压VCC，其控制端接收控制信号D3n，使控制开关管222在开关控制信号CTRL处于有效状态时关断及在开关控制信号CTRL处于无效状态时导通。在一个实施例中，当开关控制信号CTRL处于有效状态时，开通控制开关管221，关断控制开关管222，PM0S102的背栅极通过控制开关管221电耦接至模拟开关200的第一端口，PM0S102的背栅极电压VB2跟随输入信号IN的变化而变化。在一个实施例中，当开关控制信号CTRL处于有效状态时，PM0S102的背栅极电压VB2为VB2=VIN-VDS3;[0053]其中，VDS3表示控制开关管221的漏源极电压。在一个实施例中，当开关控制信号CTRL处于无效状态时，关断控制开关管221，开通控制开关管222，PM0S102的背栅极通过控制开关管222电耦接至高电平，例如供电电压VCC, PM0S102的背栅极电压VB2为VB2=VCC+VDS4 ；其中VDS4表示控制开关管222的漏源极电压。控制开关管221和/或控制开关管222例如可以是三级管、场效应管等任意适合的开关器件，在如图2所示的实施例中，控制开关管221为PM0S，当开关控制信号CTRL处于有效状态时，控制信号D3为低电平以导通控制开关管221，当开关控制信号CTRL处于无效状态时，控制信号D3为高电平以关断控制开关管221。在图2所示的实施例中，控制开关管222为PM0S，当开关控制信号CTRL处于有效状态时，控制信号D3n为高电平以关断控制开关管222，当开关控制信号CTRL处于无效状态时，控制信号D3n为低电平以导通控制开关管222。本领域技术人员可以理解，控制开关管221和/或控制开关管222也可以是NM0S。逻辑电路223具有输入端接收开关控制信号CTRL，第一输出端输出控制信号D3，以及第二输出端输出控制信号D3n。在如图2所示的实施例中，控制开关管221和控制开关管222为PM0S，控制信号D3和控制信号D3n的有效状态为低电平。当开关控制信号CTRL处于有效状态时，控制信号D3为低电平，控制信号D3n为高电平。在一个实施例中，控制信号D3例如可以是控制信号Din。在一个实施例中，控制信号D3和控制信号D3n的相位交错，且不同时出现有效状态，即控制开关管221和控制开关管222不同时导通。在一个实施例中，逻辑电路223例如可以包括复位-置位(RS)锁存器。在一个实施例中，复位-置位锁存器的置位输入端接收经过反相的开关控制信号CTRL，复位输入端接收开关控制信号CTRL，第一输出端输出控制信号D3n，第二输出端输出控制信号D3。逻辑电路23接收开关控制信号CTRL，输出控制信号Dl至NM0S101的栅极和控制信号Dln至PMOS102的栅极。在如图2所示的实施例中，开关控制信号CTRL为高有效，即开关控制信号CTRL为高电平时是处于有效状态，开关控制信号CTRL为低电平时是处于无效状态。在一个实施例中，NM0S101的栅极直接电耦接至模拟开关200的控制端口，控制信号Dl为开关控制信号CTRL。在一个实施例中，逻辑电路23包括非门231，PM0S102的栅极通过非门231电耦到模拟开关200的控制端口，开关控制信号CTRL反相后作为控制信号Din。图3A是根据本实用新型一实施例的图2所示逻辑电路213的电路图。逻辑电路213根据开关控制信号CTRL输出控制信号D2和控制信号D2n。在如图3A所示实施例中，开关控制信号CTRL处于有效状态时，CTRL=L开关控制信号CTRL处于无效状态时，CTRL=O。逻辑电路213包括RS锁存器31，RS锁存器31具有置位输入端S耦接至模拟开关的控制端口、复位输入端R耦接至模拟开关的控制端口、第一输出端Ql输出控制信号D2及第二输出端Q2输出控制信号D2n。当模拟开关的控制端口接收的开关控制信号CTRL处于有效状态时，置位输入端S有效，第一输出端Ql输出有效的控制信号D2，例如高电平，以导通控制开关管211，第二输出端Q2输出无效的控制信号D2n，例如低电平，以关断控制开关管212。当模拟开关的控制端口接收的开关控制信号CTRL处于无效状态时，复位输入端S有效，第一输出端Ql输出无效的控制信号D2，例如低电平，以关断控制开关管211，第二输出端Q2输出有效的控制信号D2n，例如高电平，以开通控制开关管212。[0063]在一个实施例中，RS锁存器31的置位输入端S及复位输入端R为低有效。在另一个实施例中，RS锁存器31的置位输入端S及复位输入端R为高有效。在一个实施例中，逻辑电路213包括非门308、非门301以及RS锁存器31。非门308具有输入端和输出端，其输入端接收开关控制信号CTRL。非门301具有输入端和输出端，其输入端耦接至非门308的输入端。RS锁存器31具有置位输入端S耦接至非门308的输出端，复位输入端R I禹接至非门301的输出端,第一输出端Ql输出控制信号D2,以及第二输出端Q2输出控制信号D2n。在一个实施例中，RS锁存器31的置位端和复位端为低有效，即当置位输入端接收低电平时，第一输出端Ql输出高电平的控制信号D2,第二输出端Q2输出低电平的控制信号D2n ;当复位输入端接收低电平时，第一输出端Ql输出低电平的控制信号D2，第二输出端Q2输出高电平的控制信号D2n。在一个实施例中，RS锁存器31包括与非门302、非门303、非门304、与非门305、非门306和非门307。与非门302具有第一输入端、第二输入端和输出端,其第一输入端电耦接至非门301的输出端，其第二输入端接收控制信号D2 ;非门303具有输入端和输出端，其输入端电耦接至与非门302的输出端；非门304具有输入端和输入端，其输入端电耦接至 非门303的输出端,其输出端输出控制信号D2n;与非门305具有第一输入端、第二输入端和输出端，其第一输入端耦接至非门308的输出端，其第二输入端电耦接至非门304的输出端以接收控制信号D2n ;非门306具有输入端和输出端，其输入端电耦接至与非门305的输出端；非门307具有输入端和输出端，其输入端电耦接至非门306的输出端，其输出端电耦接至与非门302的第二输入端，并输出控制信号D2。在其它实施例中，RS锁存器31可以包括任意合适数量的非门。在一个实施例中，与非门302还具有第三输入端，电耦接到供电电压VCC。与非门305还具有第三输入端，电耦接到供电电压VCC。图3B是根据本实用新型一实施例的图3A所示逻辑电路的波形图。在一个实施例中，当开关控制信号CTRL为高电平时(处于有效状态)，控制信号D2为高电平以导通控制开关管211，控制信号D2n为低电平以关断控制开关管212。当开关控制信号CTRL为低电平时(处于无效状态)，控制信号D2为低电平以关断控制开关管211，控制信号D2n为高电平以导通控制开关管212。在一个实施例中，在逻辑电路213的控制下，控制信号D2和控制信号D2n错相分布，且不同时处于高电平。当开关控制信号CTRL从低电平变为高电平时，首先控制信号D2n从高电平切换至低电平，然后经过延迟时间Tdl，控制信号D2从低电平切换至高电平。当开关控制信号CTRL从高电平变为低电平时，首先控制信号D2从高电平切换至低电平，然后经过延迟时间Td2，控制信号D2n从低电平切换至高电平。图4A是根据本实用新型一实施例的图2所示逻辑电路223的电路图。逻辑电路223根据开关控制信号CTRL输出控制信号D3和控制信号D3n。在如图4A所示实施例中，开关控制信号CTRL处于有效状态时，CTRL=L开关控制信号CTRL处于无效状态时，CTRL=O。逻辑电路223包括RS锁存器41，RS锁存器41具有置位输入端S耦接至模拟开关的控制端口、复位输入端R耦接至模拟开关的控制端口、第一输出端Ql输出控制信号D3及第二输出端Q2输出控制信号D3n。当模拟开关的控制端口接收的开关控制信号CTRL处于有效状态时，置位输入端S有效，第一输出端Ql输出有效的控制信号D3，例如低电平，以导通控制开关管221，第二输出端Q2输出无效的控制信号D3n，例如高电平，以关断控制开关管222。当模拟开关的控制端口接收的开关控制信号CTRL处于无效状态时，复位输入端S有效，第一输出端Ql输出无效的控制信号D3，例如高电平，以关断控制开关管221，第二输出端Q2输出有效的控制信号D3n，例如低电平，以开通控制开关管222。在一个实施例中，RS锁存器41的置位输入端S及复位输入端R为低有效。在另一个实施例中，RS锁存器41的置位输入端S及复位输入端R为高有效。在一个实施例中，逻辑电路223包括非门401、以及RS锁存器41。非门401具有输入端和输出端，其输入端接收开关控制信号CTRL。RS锁存器41具有置位输入端S接收开关控制信号CTRL，复位输入端R耦接至非门401的输出端，第一输出端Ql输出控制信号D3，以及第二输出端Q2输出控制信号D3n。在一个实施例中，RS锁存器41为低有效，即当置位输入端接收低电平时，第一输出端Ql输出低电平的控制信号D3,第二输出端Q2输出高 电平的控制信号D3n;当复位输入端接收低电平时，第一输出端Ql输出高电平的控制信号D3，第二输出端Q2输出低电平的控制信号D3n。在一个实施例中，RS锁存器41包括与非门402、非门403、非门404、与非门405、非门406和非门407。与非门402具有第一输入端、第二输入端和输出端,其第一输入端电耦接至非门401的输出端，其第二输入端接收控制信号D3 ;非门403具有输入端和输出端，其输入端电耦接至与非门402的输出端；非门404具有输入端和输入端，其输入端电耦接至非门403的输出端,其输出端输出控制信号D3n ;与非门405具有第一输入端、第二输入端和输出端，其第一输入端接收开关控制信号CTRL，其第二输入端电耦接至非门404的输出端以接收控制信号D3n ;非门406具有输入端和输出端，其输入端电耦接至与非门405的输出端；非门407具有输入端和输出端，其输入端电耦接至非门406的输出端，其输出端电耦接至与非门402的第二输入端，并输出控制信号D3。在其它实施例中，RS锁存器41可以包括任意合适数量的非门。在一个实施例中，与非门402还具有第三输入端，电耦接至供电电压VCC。与非门405还具有第三输入端，电耦接至供电电压VCC。图4B是根据本实用新型一实施例的图3A所示逻辑电路的波形图。在一个实施例中，当开关控制信号CTRL为高电平时(处于有效状态)，控制信号D3为低电平以导通控制开关管221，控制信号D3n为高电平以关断控制开关管222。当开关控制信号CTRL为低电平时(处于无效状态)，控制信号D3为高电平以关断控制开关管221，控制信号D3n为低电平以导通控制开关管222。在一个实施例中，在逻辑电路223的控制下，控制信号D3和控制信号D3n错相，且不同时为低电平。当开关控制信号CTRL从低电平变为高电平时，首先控制信号D3n从低电平切换至高电平，然后经过延迟时间Td3，控制信号D3从高电平切换至低电平。当开关控制信号CTRL从高电平变为低电平时，首先控制信号D3从低电平切换至高电平，然后经过延迟时间Td4，控制信号D3n从高电平切换至低电平。图5是根据本实用新型一实施例的模拟开关200对应的导通电阻曲线图。图5中的曲线示出了导通电阻Ron在不同的供电电压VCC下，随着输入电压VIN变化的曲线。自上而下的第一条曲线，表示了当供电电压VCC=L 8V时，导通电阻Ron在输入电压VIN范围内从O. 4欧姆(Ω )变化到O. 61欧姆(Ω );第二条曲线表示了当供电电压VCC=3. 6V时，导通电阻Ron在输入电压VIN范围内从O. 21欧姆变化到O. 28欧姆；第三条曲线表示了当供电电压VCC=4. 3V时，导通电阻Ron在输入电压VIN范围内从O. 18欧姆变化到O. 24欧姆；第四条曲线表示了当供电电压VCC=5. 5V时，导通电阻Ron在输入电压VIN范围内从O. 15欧姆变化到O. 21欧姆。通过控制MOS管的背栅极电压，降低了导通电阻并改善了导通电阻的平坦度。上述本实用新型的说明书和实施仅仅以示例性的方式对本实用新型进行了说明，这些实施例不是完全详尽的，并不用于限定本实用新型的范围。对于公开的实施例进行变化和修改都是可能的，其他可行的选择性实施例和对实施例中元件的等同变化可以被本技术领域的普通技术人员所了解。本实用新型所公开的实施例的其他变化和修改并不超出本实用新型的精神和保护范围。·
权利要求1.一种模拟开关，具有第一端口、第二端口和控制端口，其中第一端口接收输入信号，第二端口提供输出信号，控制端口用来接收开关控制信号，其特征在于，模拟开关包括 第一逻辑电路，具有输入端，第一输出端和第二输出端，其中输入端接收开关控制信号，第一输出端输出第一控制信号，第二输出端输出第二控制信号； NMOS，具有源极、漏极、栅极和背栅极，其中源极电耦接至模拟开关的第一端口，漏极电耦接至模拟开关的第二端口，栅极接收第一控制信号； PMOS，具有源极、漏极、栅极和背栅极，其中源极电耦接至模拟开关的第一端口，漏极电耦接至模拟开关的第二端口，栅极接收第二控制信号； 第一控制电路，具有第一输入端、第二输入端和输出端，其中第一输入端电耦接至模拟开关的第一端口，第二输入端电稱接至模拟开关的控制端口，输出端电稱接NMOS的背栅极；以及 第二控制电路，具有第一输入端、第二输入端和输出端，其中第一输入端电耦接至模拟开关的第一端口，第二输入端电耦接至模拟开关的控制端口，输出端电耦接至PMOS的背栅极。
2.如权利要求I所述的模拟开关，其特征在于 当开关控制信号处于第一状态时，第一控制信号为高电平以导通匪OS，第二控制信号为低电平以导通PMOS ;以及 当开关控制信号处于第二状态时，第一控制信号为低电平以关断NM0S，第二控制信号为高电平以关断PM0S。
3.如权利要求2所述的模拟开关，其特征在于 当开关控制信号处于第一状态时，NMOS的背栅极通过第一控制电路电耦接至模拟开关的第一端口以接收输入信号；以及 当开关控制信号处于第二状态时，NMOS的背栅极通过第一控制电路电耦接至系统地。
4.如权利要求2所述的模拟开关，其特征在于 当开关控制信号处于第一状态时，PMOS的背栅极通过第二控制电路电耦接至模拟开关的第一端口以接收输入信号；以及 当开关控制信号处于第二状态时，PMOS的背栅极通过第二控制电路电耦接至高电平。
5.如权利要求I所述的模拟开关，其特征在于，第一控制电路包括 第一控制开关管，具有第一端，第二端和控制端，其中第一端电耦接至模拟开关的第一端口以接收输入信号，第二端电耦接至NMOS的背栅极，控制端接收第三控制信号；以及第二控制开关管，具有第一端，第二端和控制端，其中第一端电耦接至NMOS的背栅极，第二端电耦接至系统地，控制端接收第四控制信号；其中 当第一控制信号为高电平时，第一控制开关管导通，第二控制开关管关断，当第一控制信号为低电平时，第一控制开关管关断，第二控制开关管导通。
6.如权利要求5所述的模拟开关，其特征在于，第一控制开关管和第二控制开关管均为 NM0S。
7.如权利要求5所述的模拟开关，其特征在于，第一控制电路还包括第二逻辑电路，具有输入端、第一输出端和第二输出端，其中输入端接收开关控制信号，第一输出端输出第三控制信号，第二输出端输出第四控制信号；其中当开关控制信号处于第一状态时，第一控制开关管导通，第二控制开关管关断，当开关控制信号处于第二状态时，第一控制开关管关断，第二控制开关管导通。
8.如权利要求5所述的模拟开关，其特征在于，第一控制电路还包括第一复位-置位锁存器，第一复位-置位锁存器具有置位输入端、复位输入端、第一输出端和第二输出端，其中第一输出端电耦接至第一控制开关管的控制端并输出第三控制信号，第二输出端电耦接至第二控制开关管的控制端并输出第四控制信号；其中 当开关控制信号处于有效状态时，置位输入端有效，第一控制开关管导通，第二控制开关管关断，当开关控制信号处于无效状态时，复位输入端有效时，第一控制开关管关断，第二控制开关管导通。
9.如权利要求I所述的模拟开关，其特征在于，第二控制电路包括 第三控制开关管，具有第一端，第二端和控制端，其中第一端电耦接至模拟开关的第一端口以接收输入信号，第二端电耦接至PMOS的背栅极，控制端接收第五控制信号；以及 第四控制开关管，具有第一端，第二端和控制端，其中第一端电耦接至PMOS的背栅极，第二端电耦接至高电平，控制端接收第六控制信号；其中 当第二控制信号为低电平时，第三控制开关管导通，第四控制开关管关断，当第二控制信号为高电平时，第三控制开关管关断，第四控制开关管导通。
10.如权利要求9所述的模拟开关，其特征在于，第三控制开关管和第四控制开关管均为 PMOS。
11.如权利要求9所述的模拟开关，其特征在于，第二控制电路还包括第三逻辑电路，具有输入端、第一输出端和第二输出端，其中输入端接收开关控制信号，第一输出端输出第五控制信号，第二输出端输出第六控制信号；其中 当开关控制信号处于第一状态时，第三控制开关管导通，第四控制开关管关断，当开关控制信号处于第二状态时，第三控制开关管关断，第四控制开关管导通。
12.如权利要求9所述的模拟开关，其特征在于，第二控制电路还包括第二复位-置位锁存器，第二复位-置位锁存器具有置位输入端、复位输入端、第一输出端和第二输出端，其中第一输出端电耦接至第三控制开关管的控制端并输出第五控制信号，第二输出端电耦接至第四控制开关管的控制端并输出第六控制信号；其中 当开关控制信号处于有效状态时，置位输入端有效，第三控制开关管导通，第四控制开关管关断，当开关控制信号处于有效状态时，复位输入端有效，第三控制开关管关断，第四控制开关管导通。
13.如权利要求I至12中任一项所述的模拟开关，其特征在于，所述模拟开关集成在一个半导体芯片上。
14.一种用于模拟开关的控制电路，所述模拟开关具有第一端口、第二端口和控制端口，所述模拟开关包括并联的NMOS和PM0S，其特征在于，所述控制电路具有第一输入端、第二输入端、第一输出端和第二输出端，其中第一输入端电耦接至模拟开关的第一端口，第二输入端电耦接至模拟开关的控制端口，第一输出端电耦接至NMOS的背栅极，第二输出端电耦接至PMOS的背栅极。
15.如权利要求14所述的控制电路，其特征在于，所述控制电路包括 第一控制开关管，具有第一端、第二端和控制端，其中第一端电耦接至模拟开关的第一端口，第二端电耦接至NMOS的背栅极； 第二控制开关管，具有第一端、第二端和控制端，其中第一端电耦接至NMOS的背栅极，第二端电耦接至系统地； 第一逻辑电路，具有输入 端、第一输出端和第二输出端，其中输入端电I禹接至模拟开关的控制端口，第一输出端电耦接至第一控制开关管的控制端，第二输出端电耦接至第二控制开关管的控制端； 第三控制开关管，具有第一端、第二端和控制端，其中第一端电耦接至模拟开关的第一端口，第二端电耦接至PMOS的背栅极； 第四控制开关管，具有第一端、第二端和控制端，其中第一端电耦接至PMOS的背栅极，第二端电耦接至高电平；以及 第二逻辑电路，具有输入端、第一输出端和第二输出端，其中输入端电耦接至模拟开关的控制端口，第一输出端电耦接至第三控制开关管的控制端，第二输出端电耦接至第四控制开关管的控制端；其中 当模拟开关导通时，第一逻辑电路控制第一控制开关管导通及第二控制开关管关断，第二逻辑电路控制第三控制开关管导通及第四控制开关管关断，当模拟开关关断时，第一逻辑电路控制第一控制开关管关断及第二控制开关管导通，第二逻辑电路控制第三控制开关管关断及第四控制开关管导通。
16.如权利要求15所述的控制电路，其特征在于，第一控制开关管和第二控制开关管均为NM0S，第一逻辑电路包括第一复位-置位锁存器，第一复位-置位锁存器具有 置位输入端，电耦接至模拟开关的控制端口 ； 复位输入端，电耦接至模拟开关的控制端口 ； 第一输出端，电耦接至第一控制开关管的控制端；以及 第二输出端，电耦接至第二控制开关管的控制端；其中 当模拟开关的控制端口接收的开关控制信号处于有效状态时，置位输入端有效，第一控制开关管导通及第二控制开关管关断，当模拟开关的控制端口接收的开关控制信号处于无效状态时，复位输入端有效，第一控制开关管关断及第二控制开关管导通。
17.如权利要求15所述的控制电路，其特征在于，第三控制开关管和第四控制开关管均为PM0S，第二逻辑电路包括第二复位-置位锁存器，第二复位-置位锁存器具有 置位输入端，电耦接至模拟开关的控制端口 ； 复位输入端，电耦接至模拟开关的控制端口 ； 第一输出端，电耦接至第三控制开关管的控制端；以及 第二输出端，电耦接至第四控制开关管的控制端；其中 当模拟开关的控制端口接收的开关控制信号处于有效状态时，置位输入端有效，第三控制开关管导通及第四控制开关管关断，当模拟开关的控制端口接收的开关控制信号处于无效状态时，复位输入端有效，第三控制开关管关断及第四控制开关管导通。
专利摘要本实用新型公开了一种模拟开关及其控制电路，所述模拟开关具有第一端口，第二端口和控制端口，其中第一端口用来接收输入信号，第二端口用来提供输出信号，控制端口用来接收开关控制信号。所述模拟开关包括并联的NMOS和PMOS、第一控制电路和第二控制电路，其中第一控制电路根据输入信号和开关控制信号产生NMOS的背栅极控制信号，第二控制电路根据输入信号和开关控制信号产生PMOS的背栅极控制信号。
文档编号H03K17/687GK202696565SQ20122020209
公开日2013年1月23日 申请日期2012年5月8日 优先权日2012年5月8日
发明者陈达, 张正伟, 毛伟 申请人:成都芯源系统有限公司