可编程逻辑装置制造方法
【专利摘要】一个目的是提供一种可编程逻辑装置，该可编程逻辑装置包括通过可编程开关彼此连接的逻辑块，其中所述可编程开关的特征在于包括氧化物半导体晶体管。由于氧化物半导体晶体管能够高能力地保持与该氧化物半导体晶体管连接的晶体管的栅电极电位，所以该具有极低的关态电流的氧化物半导体晶体管提供非易失性存储器的功能。通过氧化物半导体晶体管的作为非易失性存储器的功能，即使在没有电源电位的供给的情况下，也能够保持用来控制逻辑块的连接的配置数据。因此，可以省略装置启动时重新写入配置数据的步骤，由此可以降低装置的耗电量。
【专利说明】可编程逻辑装置
【技术领域】
[0001]本发明涉及一种可编程逻辑装置和包含该可编逻辑装置的半导体装置。另外，本 发明涉及一种包含该半导体装置的电子设备。
【背景技术】
[0002]通常，以集成电路(1C)、大规模集成电路(LSI)为代表的半导体集成电路在制造 时电路结构已被固定，而不能在制造后对其电路结构进行改变。相对于此，被称为可编程逻 辑装置(PLD:Programmable Logic Device)的半导体集成电路具有以各由多个逻辑电路构 成的单位逻辑块通过布线相互电连接的结构。在可编程逻辑装置中，可以利用电信号控制 各逻辑块的电路结构。
[0003]因此，可编程逻辑装置的设置即使在制造后也可以进行变更。因此，通过使用可编 程逻辑装置可以大幅度地缩减半导体集成电路设计、开发所耗费的时间及成本。
[0004]可编程逻辑装置包括复杂PLD (CPLD)、现场可编程门阵列(FPGA =Field Programmable Gate Array)。无论哪一种可编程逻辑装置,都是利用在各逻辑块间的布线 的交叉部中的可编程开关来控制各逻辑块的连接，该可编程开关根据储存在存储部的数据 (配置数据)而工作。换言之，数据被编程在用来控制逻辑块间的布线连接的各可编程开关 中，由此可以改变可编程逻辑装置的电路结构。
[0005]易失性存储器如静态随机存取存储器(Static Random Access Memory:SRAM)主 要使用于该可编程逻辑装置的存储部。另一方面，如专利文献I所示那样，如闪存等的包括 浮动栅极晶体管的非易失性存储器有时包含在该存储部中。
[0006][参考文献]
[专利文献]
[专利文献I]日本专利申请公开2002-374165号公报。
【发明内容】
[0007]近年，降低电子设备的耗电量成为重要课题，并且对用于电子设备的半导体集成 电路的耗电量降低的需求也日益增高。为了降低耗电量，已提出了一种驱动方法，其中，暂 时停止对半导体装置整体或其一部分的电源电位的供给，并且在需要的时候仅对需要的电 路块供给电源电位(这种方法以下称为常关闭(normally-off)驱动方法)。
[0008]但是，在用来控制逻辑块间的布线连接的可编程开关的存储部中包含易失性存储 器的可编程逻辑装置中，当电源电位的供给停止时，储存在存储部中的配置数据消失。因 此，在可编程开关的存储部中包含易失性存储器的可编程逻辑装置中，每进行一次电源的 供给就需要对该易失性存储器写入配置数据。因此，从供给电源到可编程逻辑装置的启动， 有很长的延迟时间。也就是说，在可编程开关的存储部中包含易失性存储器的可编程逻辑 装置中，很难采用暂时停止电源电位的供给的常关闭驱动方法。
[0009]当将具有浮动栅极晶体管的非易失性存储器用于可编程逻辑装置的用来控制各逻辑块间的布线连接的可编程开关的存储部时，通过常关闭驱动方法，即使暂时停止电源电位的供给也可以保持配置数据。但是，由于在进行数据的写入时对浮动栅极注入电子，因此需要高电位；由此，存在进行写入时需要较长时间的问题。另外，由于该写入时的隧道电流，浮动栅极的栅极绝缘层容易发生劣化。
[0010]鉴于上述问题，本发明的目的是提供一种即使在没有供给电源电位的情况下也可以保持配置数据，且供给电源后的启动时间短，井能够进行低耗电量工作的可编程逻辑装置。
[0011]在所公开的发明的ー个方式中，用来控制逻辑块间的布线连接的可编程开关的存储部中的晶体管包含能够充分减小晶体管的关态电流(off-state current)的材料,例如宽带隙半导体的氧化物半导体材料。当使用能够充分减小晶体管的关态电流的半导体材料吋，即使在没有供给电源电位的情况下也可以保持配置数据。下面说明本说明书中公开的可编程逻辑装置的具体结构。
[0012]所公开的发明的ー个方式是ー种可编程逻辑装置，该可编程逻辑装置包括分别包含多个逻辑电路的多个逻辑块、与多个逻辑块电连接且在行方向或列方向上延伸的多个布线、以及分别设置在多个布线的交叉部分且控制该交叉部分的多个布线的连接的多个布线选择电路。多个布线选择电路的每ー个包括与交叉部分的多个布线的两个布线电连接且控制两个布线的连接的至少ー个可编程开关。可编程开关包括第一晶体管和第二晶体管。第一晶体管的源电极和漏电极的一方与多个布线的ー个电连接，第一晶体管的源电极和漏电极的另一方与多个布线的另ー个电连接。第二晶体管的源电极和漏电极的一方与第一晶体管的栅电极电连接。第二晶体管包括氧化物半导体层。从第二晶体管的源电极和漏电极的另一方输入的电位保持于第一晶体管的栅电扱。
[0013]在上述结构中，反相器可以电连接在第二晶体管的源电极和漏电极的一方与第一晶体管的栅电极之间。并且，可编程逻辑装置还可以包括第三晶体管。第三晶体管的源电极和漏电极的一方与第一晶体管的源电极和漏电极的一方电连接，第三晶体管的源电极和漏电极的另一方与第一晶体管的源电极和漏电极的另一方电连接，第三晶体管的栅电极与第二晶体管的源电极或漏电极的一方电连接。第三晶体管与第一晶体管可以具有不同的导电型。
[0014]在上述结构中，第一晶体管优选使用单晶硅形成。并且，优选的是，第二晶体管隔着绝缘膜层叠在第一晶体管上，并且第二晶体管的至少一部分与第一晶体管的至少一部分重叠。另外，优选的是，第二晶体管的至少一部分与包含在与具有第二晶体管的可编程开关相邻的可编程开关中的第一晶体管的至少一部分重叠。
[0015]可以设置包括ー个端子与第二晶体管的源电极和漏电极的一方电连接的电容器。
[0016]所公开的发明的另ー个方式是ー种可编程逻辑装置，该可编程逻辑装置包括分别包含多个逻辑电路的多个逻辑块、与多个逻辑块电连接且在行方向或列方向上延伸的多个布线、以及分别设置在多个布线的交叉部分且控制该交叉部分的多个布线的连接的多个布线选择电路。多个布线选择电路的每ー个包括与交叉部分的多个布线的两个布线电连接且控制两个布线的连接的至少ー个可编程开关。可编程开关包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。第一晶体管的源电极和漏电极的一方与多个布线的一个电连接，第一晶体管的源电极和漏电极的另一方与多个布线的另ー个电连接。第二晶体管的源电极和漏电极的一方与所述多个布线的一个电连接，第二晶体管的源电极和漏电极的另一方与 所述多个布线的另一个电连接。第三晶体管的源电极和漏电极的一方与第一晶体管的栅电 极电连接。第四晶体管的源电极和漏电极的一方与第二晶体管的栅电极电连接，第四晶体 管的栅电极与第三晶体管的栅电极电连接。第二晶体管与第一晶体管具有不同的导电型。 第三晶体管及第四晶体管包括氧化物半导体层。从第三晶体管的源电极和漏电极的另一方 输入的第一电位保持于第一晶体管的栅电极。从第四晶体管的源电极和漏电极的另一方输 入的第二电位保持于第二晶体管的栅电极。第二电位的极性与第一电位的极性相反。
[0017]在上述结构中，可以设置包括一个端子与第三晶体管或第四晶体管的源电极和漏 电极的一方电连接的电容器。
[0018]用来控制逻辑块间的布线连接的可编程开关的存储部中的晶体管包括能够充分 减小晶体管的关态电流的如氧化物半导体等的宽带隙半导体，由此，即使在没有供给电源 电位的情况下也可以保持配置数据。通过上述结构，可以省略供给电源后的配置数据的写 入，从而可以缩短可编程逻辑装置的启动时间。由此，通过对可编程逻辑装置使用常关闭驱 动方法可以实现耗电量的降低。
【专利附图】
【附图说明】
[0019]图1A和IB是根据本发明的一个方式的可编程逻辑装置的电路图；
图2A至2C是根据本发明的一个方式的可编程逻辑装置的一部分的电路图；
图3A至3D是根据本发明的一个方式的可编程逻辑装置的一部分的电路图；
图4A至4C是根据本发明的一个方式的可编程逻辑装置的一部分的电路图；
图5A至5C是根据本发明的一个方式的可编程逻辑装置的一部分的电路图；
图6A至6D示出可编程逻辑装置的制造工序；
图7A和7B示出可编程逻辑装置的制造工序；
图8A至SC示出可编程逻辑装置的制造工序；
图9A和9B示出可编程逻辑装置的制造工序；
图10是便携式电子设备的框图；
图11是电子书阅读器的框图；
图12A至12E都示出氧化物的结构；
图13A至13C示出氧化物的结构；
图14A至14C示出氧化物的结构；
图15A和15B示出氧化物的结构；
图16是示出通过计算获得的迁移率的栅极电压依赖性的图；
图17A至17C都是示出通过计算获得的漏极电流及迁移率的栅极电压依赖性的图；
图18A至18C都是示出通过计算获得的漏极电流及迁移率的栅极电压依赖性的图；
图19A至19C都是示出通过计算获得的漏极电流及迁移率的栅极电压依赖性的图；
图20A和20B示出用于计算的晶体管的截面结构；
图21A至21C是包括氧化物半导体膜的晶体管特性的图；
图22示出样品A及样品B的XRD谱；
图23示出晶体管的关态电流和测量时的衬底温度之间的关系；图24是示出Ias及场效应迁移率的Vgs依赖性的图；
图25A不出衬底温度与阈值电压之间的关系，图25B不出衬底温度与电场效应迁移率之间的关系；
图26A和26B分别示出用于测定的晶体管的平面图和截面结构；
图27A和27B都是示出可编程逻辑装置的结构的一部分的平面图；
图28是示出可编程逻辑装置的结构的一部分的平面图；
图29是示出根据本发明的ー个方式的可编程逻辑装置的电路图。
【具体实施方式】
[0020] 下面，參照附图对本发明的实施方式进行详细说明。注意，本发明不限于以下的说明，所属【技术领域】的普通技术人员可以很容易地理解ー个事实就是其方式及详细内容在不脱离本发明的宗g及其范围下可以被变换为各种形式。因此，本发明不应该被解释为仅限定于以下所示的实施方式的记载内容中。
[0021 ] 注意，例如，在使用极性不同的晶体管或电路工作中的电流方向发生变化等情况下，“源扱”及“漏扱”的功能有时可以调换。因此，在本说明书中，术语“源扱”和“漏扱”可以互相调换。
[0022]术语“电连接”包括构成要素之间通过“具有某种电作用的元件”连接的情況。对“具有某种电作用的元件”只要能够通过该元件进行连接构成要素间的电信号的授受，就没有特别的限制。“具有某种电作用的元件”的例子不仅是电极和布线，而且是开关元件如晶体管等、电阻器、电感器、电容器、具有各种功能的元件。
[0023]即便在电路图中示出独立`的构成要素彼此电连接的情况下，实际上也存在ー个导电膜具有多个构成要素的功能的情况，例如布线的一部分还用作电极。在本说明书中的“电连接”的范畴内还包括这种ー个导电膜具有多个构成要素的功能的情況。
[0024]术语“上”和“下”不局限于构成要素之间的位置关系为“直接在……上”和“直接在……下”。例如，“栅极绝缘层上的栅电扱”的表现可意味着栅极绝缘层和栅电极之间存在有其他构成要素的情况。
[0025]为了容易理解，有时附图中所示的各构成的位置、大小、范围等不表示实际上的位置、大小、范围等。因此，所公开的发明不一定局限于附图中所公开的位置、大小、范围等。
[0026]“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附记的。
[0027]实施方式I
在本实施方式中，将參照图1A和1B、图2A至2C、图3A至3D、图4A至4C及图5A至5C对根据所公开的发明的ー个方式的可编程逻辑装置的电路结构进行说明。
[0028]图1A示出根据所公开的发明的ー个方式的可编程逻辑装置的结构。该可编程逻辑装置包括分别具有多个逻辑电路的多个逻辑块10、与多个逻辑块10电连接的多个布线
11、以及设置在多个布线11的交叉部分的开关矩阵12。多个逻辑块10优选如图1A所示那样以矩阵状设置。至少ー个布线11设置在逻辑块10之间并在行方向或列方向上延伸。另外，开关矩阵12分别设置于在行方向上延伸的多个布线11与在列方向上延伸的多个布线11的交叉部分。如图1A所示那样，以围绕多个逻辑块10的外围部分的方式设置多个布线11及多个开关矩阵12。[0029]另外，逻辑块10不需要一定以矩阵状空开一定间隔地设置。例如，逻辑块10可以 不夹着布线11以在行方向或列方向上相邻的方式设置。在这种情况下，至少一个布线11 设置在行方向或列方向上相邻的逻辑块群之间。开关矩阵12的每一个设置在行方向上延 伸的多个布线11和在列方向上延伸的多个布线11的交叉部分。可以以围绕多个逻辑块10 的外围部的方式设置多个布线11及多个开关矩阵12。任何逻辑电路可以用作包含在逻辑 块10中的逻辑电路。例如，可以使用逻辑门，或者可以使用组合有逻辑门的逻辑电路。
[0030]逻辑块10的数目、布线11的数目及开关矩阵12的数目可以适当地设定，而不限 于图1A所示的数目。
[0031]可编程逻辑装置还可以包括乘法器(multiplier)、只读存储器(Random Access Memory:RAM)块、锁相环(Phase Locked Loop:PLL)块、或输入 / 输出(InPut/OutPut:1/0) 元件。乘法器具有高速地进行多个数据的乘法运算的功能。RAM块具有作为存储器能够储 存任意的数据的功能。PLL块具有对可编程逻辑装置中的电路提供时钟信号的功能。1/0 元件具有控制可编程逻辑装置与外部电路之间的信号的授受。
[0032]逻辑块10包括多个逻辑电路。通过将从该多个逻辑电路中选择的所希望的逻辑 电路连接，可以形成具有所希望的逻辑功能的逻辑电路。这样的逻辑块10可以以如下方式 获得:通过根据储存的数据进行连接切换的开关将多个逻辑电路连接。
[0033]另外，上述逻辑块10可以使用包括多个逻辑电路的查找表而形成。对应于输入信 号，查找表可以根据储存于设置在各逻辑块中的存储器中的数据进行计算处理输出输出信 号。
[0034]逻辑块10可以包括时序电路诸如触发器或计数电路；例如，可以设置有移位寄存器。
[0035]图1B示出图1A中的一个开关矩阵12的结构。如图1B所示，开关矩阵12在在行 方向上延伸的多个布线11的一个与在列方向上延伸设置的多个布线11的一个的交叉部分 包括布线选择电路13。
[0036]图2A示出图1B中的布线选择电路13的结构。布线选择电路13包括布线Ila至 Ild及可编程开关30a至30f。布线IIa通过可编程开关30a与布线IIb电连接，通过可编 程开关30e与布线Ilc电连接,通过可编程开关30d与布线Ild电连接。布线Ilb通过可 编程开关30b与布线Ilc电连接,通过可编程开关30f与布线Ild电连接。布线Ilc通过 可编程开关30c与布线Ild电连接。
[0037]布线Ila及布线Ilc相当于图1A和IB所示的在行方向上延伸的布线11，并且， 布线Ila和布线Ilc都可以在布线选择电路13中向其它方向分支。例如，如图2A所示那 样，在行方向上延伸的布线Ila可以通过可编程开关30a及30d与布线Ilb和Ild电连接 而在列方向上分支。同样地，与图1A和图1B所示的在列方向上延伸的布线11相对应的布 线Ilb及布线Ild也可以通过布线选择电路13的可编程开关30a至30d在行方向上分支。
[0038]虽然在图2A的布线选择电路13中设置有四个布线(布线Ila至lld)，但是本实施 方式所示的布线选择电路13不局限于该结构。设置于布线选择电路中的布线的数目根据 可编程逻辑装置的布线的数目决定；因此，适当地设置两个或更多个布线，并根据布线的数 目设置可编程开关。
[0039]这里，可编程开关30a至30f的每一个根据储存的数据(以下也称为配置数据)控制布线Ila至Ild中的两个布线的连接。因此，在布线选择电路13中，通过切换可编程开关30a至30f的启闭，可以得到布线Ila至Ild的所希望的连接关系。
[0040]也就是说，在设置在开关矩阵12的布线11交叉部中的布线选择电路13中，通过切换可编程开关的启闭，可以选择性地连接多个逻辑块10中的所希望的逻辑块10。由此，可以形成具有所希望的逻辑功能的可编程逻辑装置。通过像这样设置的开关矩阵12，可以将两个所希望的逻辑块10以其间不隔有其他的逻辑块10的方式直接连接。
[0041]图2B示出对应于图2A中的可编程开关30a至30f的可编程开关30的结构。图2B的可编程开关包括端子A、端子B、存储部32及开关部34。
[0042]在可编程开关30中，根据储存于存储部32中的配置数据控制开关部34，由此，控制端子A和端子B之间的连接。端子A及端子B的每ー个与设置在布线选择电路13中的多个布线11的一个电连接。开关部34通过端子A及端子B与设置在布线选择电路13中的布线11电连接。存储部32与用来对存储部输入要储存的配置数据的电位的数据线D电连接，与用来输入控制对存储部写入配置数据的信号的字线W电连接，并在储存配置数据的节点处与开关部34电连接。
[0043]图2C示出可编程开关30所具有的存储部32的结构。如图2C所示那样，存储部32包括晶体管40。该晶体管40的源电极和漏电极的一方与开关部34电连接，晶体管40的源电极和漏电极的另一方与数据线D电连接，晶体管40的栅电极与字线W电连接。这里，关态电流极低的晶体管用作晶体管40。在该晶体管40关闭的情况下，对应于配置数据的电位可以保持在与开关部34电连接的源电极和漏电极的一方。例如，当源电极和漏电极的一方为高电位的状态对应于「I」并且源电极和漏电极的一方为低电位的状态对应于「O」吋，可以存储I位的配置数据。
[0044]关态电流极低的晶体管在沟道形成区中包括比硅半导体带隙宽且本征载流子密度低的宽带隙半导体的晶体管。作为比硅半导体带隙宽且本征载流子密度低的宽带隙半导体的例子，可以使用化合物半导体诸如碳化硅(SiC)或氮化镓(GaN)、由金属氧化物形成的氧化物半导体诸如In-Ga-Zn-O类氧化物半导体等。在本实施方式中，包括氧化物半导体的晶体管用作存储部32的关态电流极低的晶体管。注意，在电路图中，为了示出晶体管包括氧化物半导体，有时在晶体管的旁边记着“ OS”。
[0045]图3A示出包括存储部32及开关部34的可编程开关30的具体的电路结构。图3A的可编程开关包括晶体管112及晶体管110。晶体管112的源电极和漏电极的一方与端子A电连接，晶体管112的源电极和漏电极的另一方与该可编程开关的端子B电连接。晶体管110的源电极和漏电极的一方与晶体管112的栅电极电连接，晶体管110的源电极和漏电极的另一方与数据线D电连接，晶体管110的栅电极与字线W电连接。
[0046]端子A是可编程开关的ー个端子且与设置于布线选择电路13中的多个布线11的一个电连接。端子B是可编程开关的另ー个端子且与设置在布线选择电路13中的多个布线11的另ー个电连接。晶体管110对应于图2B的存储部32，且包括氧化物半导体层。晶体管112对应于图2B的开关部34。另外，晶体管112可以为n沟道晶体管或p沟道晶体管。在本实施方式中，晶体管112为n沟道晶体管。
[0047]在图3A的可编程开关中，对应于配置数据的电位提供给晶体管110的源电极和漏电极的一方与晶体管112的栅电极彼此电连接的节点(以下也称为节点FG)，并且该电位保持在节点FG，从而决定端子A与端子B之间的电传导。下面对利用可编程开关进行配置数 据的写入及保持的工作进行说明。
[0048]首先，将字线W的电位设定为使晶体管110成为导通状态的电位，以使晶体管110 成为导通状态。由此，数据线D的电位提供给节点FG。也就是说，对晶体管112的栅电极提 供所预定的电位(数据的写入)。这里，当该所预定的电位为高电位时，n沟道晶体管112成 为导通状态，从而得到端子A与端子B之间的电传导。当该所预定的电位为低电位时，n沟 道晶体管112成为截止状态，从而不能得到端子A与端子B之间的电传导。
[0049]在将数据线D的电位写入节点FG之后，在保持该数据线D的电位的状态下，将字 线W的电位设定为使晶体管110成为关闭状态的电位，以使晶体管110成为关闭状态。晶 体管110包括宽带隙半导体如氧化物半导体而具有极低的关态电流；因此，提供给节点FG 的所预定的电位被保持(数据的保持)。也就是说，晶体管112的栅电极的所预定的电位被 保持，因此，晶体管112的连接状态被保持。由此，在没有电源电位供给的情况下，可以保持 图3A的可编程开关的连接状态。
[0050]由此，用来控制逻辑块间的布线连接的可编程开关的存储部中的晶体管包括能够 充分减小晶体管的关态电流的氧化物半导体等宽带隙半导体，即使在没有电源电位的供给 的期间中也可以长时间地保持配置数据，并保持可编程开关的连接状态。由此，通过使用暂 时停止对可编程逻辑装置整体或其一部分的电源电位的供给且仅在需要的时候对需要的 电路块中供应电源电位的驱动方法(常关闭驱动方法)，即使没有对逻辑块及多个可编程开 关的电源电位的供给，也可以保持逻辑块的连接状态。因此，通过常关闭驱动方法，可以省 略供给电源之后的配置数据的写入，从而可以缩短可编程逻辑装置的启动时间。因此，通过 常关闭驱动方法，可以实现本实施方式中的可编程逻辑装置的耗电量的降低。
[0051]另外，对应于配置数据的电位通过晶体管110供应给节点FG，由此可以写入该数 据。与将浮动栅极用作可编程开关的存储部并且通过电子的注入写入配置数据的情况相 t匕，可以大幅度地降低写入所需要的电位及时间。另外，由于不发生因电子注入时所产生的 隧道电流而引起的浮动栅极的栅极绝缘层的劣化问题；由此，可以增加数据重写的次数。
[0052]在通常的可编程逻辑装置中，在具有该可编程逻辑装置的半导体装置停止 工作的状态下，通过进行可编程开关的切换来改变逻辑块的连接状态。这称为配置 (configuration)。相对于此,在该半导体装置工作中进行的配置称为动态配置。如上所述， 本实施方式的可编程开关能够进行配置数据的高速写入；因此，能够容易进行动态配置。
[0053]在上述可编程开关中，多个逻辑电路的连接状态既可以储存在图1A的布线选择 电路13，也可以储存在图1A的逻辑块10。
[0054]参照图3B至3D、图4A至4C及图5A至5C对具有与图3A的结构不同的结构的可 编程开关进行说明。
[0055]图3B的可编程开关与图3A的可编程开关的不同之处在于具有电容器116。电容 器116的一个端子与节点FG电连接，电容器116的另一个端子被保持为固定电位。在本实 施方式中，电容器116的另一个端子接地。注意，其他的结构与图3A的可编程开关的结构 相同。
[0056]通过这样的方式设置电容器116，在从数据线D向节点FG输入对应于配置数据的 电位时可以容易保持提供到节点FG的电荷；从而，可以容易提高可编程开关的配置数据保持特性。当节点FG的寄生电容充分大时，即使没有电容器也可以获得与设置电容器116的情况同样的效果。
[0057]图3C的可编程开关与图3A的可编程开关的不同之处在于缓冲器118设置在晶体管110的源电极和漏电极的一方与晶体管112的栅电极之间。这里，包括晶体管112的栅电极的节点为节点FG。注意，其他的结构与图3A的可编程开关相同。
[0058]通过上述方式设置缓冲器118并从电源线向节点FG提供电位，由此即使端子A或端子B的电位变动，也可以防止由于晶体管112的电容耦合从而节点FG的电位发生变化。另外，当设置缓冲器118吋，即使从数据线D输入的电位在晶体管110中下降了相当于晶体管110的阈值电位，也能够向节点FG输入对应于电源电位的电位。
[0059]另外，图3D的可编程开关与图3A的可编程开关的不同之处在于反相器120设置在晶体管110的源电极和漏电极的一方与晶体管112的栅电极之间。这里，包括晶体管112的栅电极的节点为节点FG。注意，其他的结构与图3A的可编程开关相同。从数据线D输入的电位由反相器120反相，因此图3D的可编程开关中的晶体管112的工作是与图3A的可编程开关中的晶体管112相反的。
[0060]通过上述方式设置反相器120并从电源线向节点FG提供电位，由此即使端子A或端子B的电位变动，也可以防止由于晶体管112的电容耦合节点FG的电位变化。另外，当设置反相器120吋，即使从数据线D输入的电位在晶体管110中下降了晶体管110的阈值电位，也能够向节点FG输入对应于电源电位的电位。
[0061]在图3A至图3D的各可编程开关中，晶体管112被用于开关部，但是，根据本实施方式的开关部的结构不局限于此。可以使用传输门134而代替用于开关部的晶体管112。
[0062]例如，可以采用如图4A所示的结构。图4A中的可编程开关包括晶体管130、传输门134及反相器144。传输门134包括n沟道晶体管和p沟道晶体管。这些晶体管的每ー个的源电极和漏电极的一方与端子A电连接，这些晶体管的源电极和漏电极的另一方与端子B电连接。n沟道晶体管的栅电极(节点FGl)与晶体管130的源电极和漏电极的一方电连接，P沟道晶体管的栅电极(节点FG2)通过反相器144与晶体管130的源电极和漏电极的一方电连接。晶体管130的源电极和漏电极的另一方与数据线D电连接，晶体管130的栅电极与字线W电连接。晶体管130包括氧化物半导体层。虽然在图4A中反相器144设置在晶体管130的源电极和漏电极的一方与传输门134的p沟道晶体管的栅电极之间，但是可编程开关的结构并不局限于此。反相器144可以设置在晶体管130的源电极和漏电极的一方与传输门134的n沟道晶体管的栅电极之间。
[0063]也就是说，图4A中的可编程开关与图3A中的可编程开关的不同之处在于:设置有传输门134而代替包含在开关部中的晶体管112，并且反相器144设置在传输门134的ー个的晶体管的栅电极与晶体管130的源电极和漏电极的一方之间。
[0064]当可编程开关的开关部包括ー个晶体管时，需要对该晶体管的栅电极施加比对该晶体管的源电极或漏电极施加的最大电位(或最小电位)高(或低)出该晶体管的阈值电位的电位，以维持该晶体管的连接状态(导通状态或截止状态)。但是，如上所述，当传输门用于可编程开关的开关部中时，即使在不对栅电极施加高(或低)出上述阈值电位的电位的情况下也可以进行开关。由此，可以实现可编程开关的耗电量的降低。
[0065]图4B中的可编程开关与图4A所示的可编程开关的不同之处是包括电容器136。电容器136的一个端子与节点FGl电连接，电容器136的另一个端子被保持为固定电位。在 本实施方式中的电容器136的另一个端子接地。此外，其他的结构与图4A的可编程开关的 结构相同。
[0066]像这样通过设置电容器136，在从数据线D向节点FGl输入对应于配置数据的电位 时可以容易地保持提供到节点FGl的电荷；由此，可以容易地改善可编程开关的配置数据 的保持特性。当节点FGl的寄生电容充分大时，即使没有电容器也可以获得与设置有电容 器136的情况同样的效果。
[0067]图4C中的可编程开关与图4A所示的可编程开关的不同之处在于:缓冲器146设 置在晶体管130的源电极和漏电极的一方与传输门134的n型的晶体管的栅电极之间。此 夕卜，其他的结构与图4A的可编程开关的结构相同。
[0068]通过设置反相器144及缓冲器146并且从电源线向节点FGl及节点FG2提供电位， 即使端子A或端子B的电位变动，也可以防止由于传输门134的晶体管的电容耦合导致的 节点FGl及节点FG2的电位的变化。另外，当设置反相器144及缓冲器146时，即使从数据 线D输入的电位在晶体管130中下降了晶体管130的阈值电位量，也能够向节点FGl及节 点FG2输入对应于电源电位的电位。
[0069]在图4A至4C的可编程开关中，使用反相器144，以使对开关部的传输门134的一 个栅电极输入的电位与对开关部的传输门134的另一个栅电极输入的电位具有彼此相反 的极性。但是，根据本实施方式的可编程开关的结构不局限于此。可以使用被输入电位的 数据线D、被输入具有与输入到数据线D的电位相反的极性的电位的数据线DB、以及与各个 数据线电连接的包括氧化物半导体的晶体管。
[0070]例如，可以采用图5A所示的结构。图5A的可编程开关包括晶体管150、晶体管152 及传输门154。传输门154包括n沟道晶体管和p沟道晶体管。传输门154的各晶体管的 源电极和漏电极的一方与端子A电连接，传输门154的各晶体管的源电极和漏电极的另一 方与端子B电连接。n沟道晶体管的栅电极(节点FGl)与晶体管150的源电极和漏电极的 一方电连接，P沟道晶体管的栅电极(节点FG2)与晶体管152的源电极和漏电极的一方电 连接。晶体管150的源电极和漏电极的另一方与数据线D电连接，晶体管150的栅电极与 字线W电连接。晶体管152的源电极和漏电极的另一方与数据线DB电连接，晶体管152的 栅电极与字线W电连接。晶体管150及晶体管152包括氧化物半导体层。数据线D的电位 与数据线DB的电位具有相反的极性。
[0071]也就是说，图5A的可编程开关与图3A的可编程开关的不同之处在于:设置有传输 门154而代替包含在开关部中的晶体管112，并且设置有数据线DB和晶体管152。
[0072]如上所述，当传输门用于可编程开关的开关部时，与图4A的包括传输门的可编程 开关同样地，即使在不对栅电极施加比对晶体管的源电极或漏电极所施加的最大(或最小) 电位高(或低)出该晶体管的阈值电位的电位，也可以进行开关。由此，可以实现可编程开关 的耗电量的降低。
[0073]另外，图5B的可编程开关与图5A的可编程开关的不同之处在于:包括电容器156 以及电容器158。电容器156的一个端子与节点FGl电连接，另一个端子与固定电位电连 接。电容器158的一个端子与节点FG2电连接，电容器158的另一个端子与固定电位电连 接。本实施方式的电容器156及158的另一个端子接地。此外，其他的结构与图5A所示的可编程开关的结构相同。
[0074] 像这样通过设置电容器156及电容器158，在从数据线D向节点FGl输入对应于配置数据的电位、数据线DB向节点FG2输入对应于配置数据的电位时可以容易地保持提供给节点FGl及节点FG2的电荷；由此，可以容易地改善可编程开关的配置数据的保持特性。当节点FGl及节点FG2的寄生电容充分大时，即使没有电容器也可以获得与设置有电容器156及电容器158的情况同样的效果。
[0075]另外，如图5C的可编程开关那样，可以设置ー个端子与节点FGl电连接而另ー个端子与节点FG2电连接的电容器160。此外，其他的结构与图5A所示的可编程开关的结构相同。
[0076]另外，图4A至4C及图5A至5C的可编程开关可以组合使用与图3B至3D的可编程开关同样的结构。
[0077]如上所述，通过使用来控制各逻辑块间的布线连接的可编程开关的存储部中的晶体管包括能够充分减小晶体管的关态电流的氧化物半导体等宽带隙半导体，即使没有电源电位的供给的情况下也能够保持配置数据。由此，可以省略供给电源后的配置数据的写入，从而可以缩短可编程逻辑装置的启动时间。因此，通过常关闭驱动方法，可以实现可编程逻辑装置的耗电量的降低。
[0078]本实施方式的结构、方法等可以互相组合，或者也可以与其他的实施方式的结构、方法等适当地組合。
[0079]实施方式2
在本实施方式中，參照图6A至6D、图7A和7B、图8A至8C及图9A和9B对实施方式I的可编程逻辑装置的可编程开关的制造方法进行说明。作为ー个例子，对图3A所示的包括晶体管110及晶体管112的可编程开关的制造方法进行说明。另外，在图6A至6D、图7A和7B、图8A至8C及图9A和9B中，沿着线A-B的截面图相当于形成有包括氧化物半导体膜的晶体管110及n沟道晶体管112的区域的截面图，沿着线C-D的截面图相当于包括氧化物半导体膜的晶体管110的源电极和漏电极的一方与n沟道晶体管112的栅电极连接的节点FG的截面图。
[0080]首先，如图6A所示，在p型半导体衬底201中形成元件分离区203。
[0081]作为p型半导体衬底201，可以使用具有p型导电型的单晶硅衬底(硅片)、化合物半导体衬底(例如，SiC衬底、蓝宝石衬底、或GaN衬底)。
[0082]可以使用如下衬底作为SOI (Silicon on Insulator ;绝缘体上娃)衬底而代替P型半导体衬底201:以在对镜面抛光薄片注入氧离子之后，通过进行高温加热在离表面一定深度的区域中形成氧化层并消除产生在表面层中的缺陷的方式形成的所谓的SIMOX(Separation by Implanted Oxygen:注入氧_离)衬底；或者利用通过注入氢离子而形成的微小空隙经过热处理成长而使半导体衬底劈开的智能剥离(Smart-Cut)法或ELTRAN(Epitaxial Layer Transfer:外延层转移(日本佳能公司的注册?商标))法等形成的SOI衬/?。
[0083]元件分离区203通过娃局部氧化(Local Oxidation of Silicon:L0C0S)法或浅沟槽隔离(Shallow Trench Isolation:STI)法等形成。
[0084]当在同一衬底上形成p沟道晶体管时，例如，当将图4A的传输门或反相器形成于同一衬底上时，可以在P型半导体衬底201的一部分中形成n阱区。通过添加磷、砷等赋予 n型的杂质元素形成n阱区。
[0085]在此，使用p型半导体衬底，但是可以使用n型半导体衬底并且可以形成p沟道晶 体管。此时，以对n型半导体衬底添加赋予p型的硼等杂质元素来形成p阱区的方式，在同 一衬底上可以形成n沟道晶体管。
[0086]接着，如图6B所示那样，在半导体衬底201上形成栅极绝缘膜207及栅电极209。
[0087]进行热处理使半导体衬底201的表面氧化，以形成氧化硅膜。或者，通过热氧化法 形成氧化硅膜，然后通过氮化处理使氧化硅膜的表面氮化；由此形成包括氧化硅膜与包含 氧和氮的硅膜(氧氮化硅膜)的叠层结构。接着，对氧化硅膜或氧氮化硅膜的一部分进行选 择性地蚀刻，以形成栅极绝缘膜207。或者，以利用CVD法、溅射法等形成厚度为5至50nm 的氧化硅、氧氮化硅、高介电常数材料(也称为high-k材料)的金属氧化物诸如钽氧化物、氧 化铪、氧化铪硅酸盐、氧化锆、氧化铝、氧化钛等、或稀土氧化物如氧化镧等，然后对其一部 分进行选择性地蚀刻的方式，形成栅极绝缘膜207。
[0088]优选的是，栅电极209使用选自钽、钨、钛、钥、铬、铌等的金属或包含这些金属作 为主要成分的合金材料或化合物材料形成。另外，可以使用添加有磷等杂质的多晶硅。或 者，栅电极209可以具有包括金属氮化物膜和上述金属中的任一种的膜的叠层结构。作为 金属氮化物，可以使用氮化钨、氮化钥、或氮化钛。当设置金属氮化物膜时，可以提高金属膜 的附着性，能够防止剥离。
[0089]栅电极209以在通过溅射法、CVD法等形成导电膜之后对该导电膜的一部分进行 选择性地蚀刻的方式形成。
[0090]这里，通过热处理使半导体衬底201的表面氧化，以形成氧化硅膜；通过溅射法在 该氧化硅膜上形成包括氮化钽膜及钨膜的叠层的导电膜；然后，对氧化硅膜的一部分及导 电膜的一部分进行选择性地蚀刻。由此，形成栅极绝缘膜207及栅电极209。
[0091]注意，为了实现高集成化，在栅电极209的侧面不设置侧壁绝缘层的结构是优选 的。另一方面，当注重晶体管的特性时，可以在栅电极209的侧面设置侧壁绝缘层。
[0092]接着，如图6C所示，对半导体衬底201添加赋予n型导电型的杂质元素，来形成n 型杂质区211a和n型杂质区211b。当在同一衬底上形成n阱区时，通过对该n阱区域添 加赋予P型的杂质元素，来形成P型杂质区。在n型杂质区211a、211b中的赋予n型的杂 质元素的浓度为高于或等于I X IO1Vcm3且低于或等于I X IO2Vcm3,并且，在p型杂质区中 的赋予P型导电型的杂质元素的浓度为高于或等于I X IO1Vcm3且低于或等于I X IO2Vcm30 通过适当地使用离子掺杂法、离子注入法等，对半导体衬底201及n阱区分别添加赋予n型 导电型的杂质元素及赋予P型导电型的杂质元素。
[0093]当在栅电极209的侧面上设置侧壁绝缘层时，可以在与该侧壁绝缘层重叠的区域 中形成具有与n型杂质区211a、211b及p型杂质区不同的杂质浓度的杂质区。
[0094]接着，如图6D所示，通过溅射法、CVD法等在半导体衬底201、元件分离区203、栅 极绝缘膜207及栅电极209上形成绝缘膜215及绝缘膜217。
[0095]绝缘膜215及217可以使用包括氧化娃、氧氮化娃、氮氧化娃、氮化娃、氧化招、氧 氮化铝、氮氧化铝、氮化铝等的单层或叠层形成。当通过CVD法形成绝缘膜215时，可以提 高绝缘膜215的氢含量。使用该绝缘膜215进行加热处理，可以使半导体衬底氢化，可以用氢消除悬空键，并可以降低该半导体衬底中的缺陷。
[0096]另外，当使用无机材料如硼磷娃玻璃(Boron Phosphorus Silicon Glass:BPSG)>或有机材料如聚酰亚胺或丙烯酸树脂形成绝缘膜217时，绝缘膜217的平坦性可以提高。
[0097]在绝缘膜215或绝缘膜217的形成之后，进行热处理以使添加到n型杂质区211a和211b及p型杂质区中的杂质元素活性化。
[0098]通过上述エ序，如图6D所示，可以制造n沟道晶体管112。这里，晶体管112使用如单晶硅等除了氧化物半导体以外的半导体形成，因此晶体管112能够进行充分高速的エ作。因此，可以形成能够进行高速工作的可编程开关。
[0099]接着，对各绝缘膜215和217的一部分进行选择性地蚀刻形成开ロ部。然后，在开ロ部中形成接触插塞219a及21%。典型的是，在通过溅射法、CVD法等形成导电膜之后，通过化学机械抛光(Chemical Mechanical Polishing:CMP)法、蚀刻法等进行平坦化处理,并去除导电膜的不需要的部分，来形成接触插塞219a及接触插塞21%。
[0100]以通过CVD法使用WF6气体和SiH4气体形成硅化钨的方式形成成为接触插塞219a及219b的导电膜，以填充开ロ部。
[0101]接着，通过溅射法、CVD法等在绝缘膜217、接触插塞219a及219b上形成绝缘膜，然后对该绝缘膜的一部分进行选择性地蚀刻，来形成具有沟槽部分的绝缘膜221。接着，在通过溅射法、CVD法等形成导电膜之后，通过CMP法、蚀刻法等进行平坦化处理，并去除该导电膜的不需要的部分；由此，形成布线223a及223b (參照图7A)。
[0102]这里，布线223a用作晶体管112的源电极和漏电极的一方并与图3A的端子A或端子B的一方电连接。布线223b用作晶体管112的源电极和漏电极的另一方并与图3A的端子A和B的另一方电连接。
[0103]绝缘膜221可以使用与绝缘膜215相同的材料形成。
[0104]布线223a及223b，被形成为包含任意金属诸如铝、钛、铬、镍、铜、钇、锆、钥、银、钽和钨或包含这些元素中的任一种作为主要成分的合金的单层结构或叠层结构。例如，可以举出包含硅的铝膜的单层结构、在铝膜上层叠钛膜的两层结构、在钨膜上层叠钛膜的两层结构、在铜-镁-铝合金膜上形成铜膜的两层结构、依次层叠有钛膜、铝膜、钛膜的三层结构。另外，可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
[0105]使用被平坦化的绝缘膜221、布线223a及223b，由此，可以降低后面形成的包括氧化物半导体层的晶体管的电特性的不均匀。另外，可以高成品率地形成包括氧化物半导体膜的晶体管。
[0106]接着，优选进行加热处理或等离子体处理，以使包含于绝缘膜221、布线223a及223b的氢脱离。由此，在之后的加热处理中，可以防止氢扩散到后面形成的绝缘膜及氧化物半导体膜中。该加热处理以高于或等于100°C且低于衬底的应变点的温度在惰性气氛、减压气氛或干燥气氛中进行。此外，等离子体处理使用稀有气体、氧、氮或氧化氮(例如，ー氧化
ニ氮、一氧化氮、或ニ氧化氮)。
[0107]接着，通过溅射法、CVD法等在绝缘膜221、布线223a及223b上形成绝缘膜225。绝缘膜225使用含有氧化硅、氧氮化硅、氮氧化硅、氧化镓、氧化铪、氧化钇、氧化铝、氧氮化铝中的ー种或多种的单层或叠层。绝缘膜225优选使用通过加热而使氧的一部分脱离的氧化绝缘膜形成。作为通过加热而使氧的一部分脱离的氧化绝缘膜，使用含有超过化学计量比的氧的氧化绝缘膜。由于通过加热使氧从氧化绝缘膜脱离；由此通过之后的工序中进行的加热可以使氧扩散到氧化物半导体膜中。
[0108]优选通过CMP处理等使绝缘膜225平坦化。绝缘膜225的表面的平均表面粗糙度 (Ra)为Inm或更小,优选为0.3nm或更小,更优选为0.1nm或更小。
[0109]注意，在本说明书等中，平均表面粗糙度(Ra)是以能够应用于测定表面的方式对由JISB0601:2001 (IS04287:1997)定义的中心线平均粗糙度(Ra)进行了三维扩展，且为从基准面到指定面的偏差的绝对值的平均值。
[0110]当测量面以Z = F (X，Y)表示时，平均表面粗糙度(Ra)为从基准面到指定面的偏差的绝对值的平均值，且由如下算式I表示。
[0111][算式I]
【权利要求】
1.一种半导体装置，包括:第一布线和第二布线；与所述第一布线及所述第二布线电连接的逻辑块；以及设置在所述第一布线与所述第二布线的交叉处的布线选择电路，其中所述布线选择电路包括配置成控制所述第一布线与所述第二布线之间的连接的开关，并且所述开关包括含有氧化物半导体的晶体管。
2.根据权利要求1所述的半导体装置，其中所述氧化物半导体包括铟和氧。
3.根据权利要求1所述的半导体装置，其中所述氧化物半导体包括c轴取向结晶。
4.根据权利要求1所述的半导体装置，其中所述氧化物半导体包括化学计量过高的氧。
5.一种包括根据权利要求1所述的半导体装置的电子设备。
6.一种半导体装置，包括:在列方向上的多个第一布线和在行方向上的多个第二布线；多个逻辑块，各个逻辑块至少与所述多个第一布线中的一个及所述多个第二布线中的一个电连接；以及设置在所述多个第一布线与所述多个第二布线的交叉处的多个布线选择电路，其中所述多个布线选择电路中的至少一个包括配置成控制所述多个第一布线中的一个与所述多个第二布线中的一个之间的连接的开关，`并且所述开关包括含有氧化物半导体的晶体管。
7.根据权利要求6所述的半导体装置，其中所述氧化物半导体包括铟和氧。
8.根据权利要求6所述的半导体装置，其中所述氧化物半导体包括c轴取向结晶。
9.根据权利要求6所述的半导体装置，其中所述氧化物半导体包括化学计量过高的氧。
10.一种包括根据权利要求6所述的半导体装置的电子设备。
11.一种半导体装置，包括:第一布线和第二布线；与所述第一布线及所述第二布线电连接的逻辑块；以及设置在所述第一布线与所述第二布线的交叉处的布线选择电路，其中所述布线选择电路包括开关，该开关包括:包括第一端子、第二端子及栅极的第一晶体管；以及包括第一端子、第二端子及栅极的第二晶体管，其中所述第一晶体管的所述第一端子及所述第二端子各自与所述第一布线及所述第二布线电连接，所述第二晶体管的第二端子与所述第一晶体管的所述栅极电连接，并且所述第二晶体管包括氧化物半导体。
12.根据权利要求11所述的半导体装置，其中所述第一晶体管包括单晶半导体。
13.根据权利要求11所述的半导体装置，还包括与所述第二晶体管的所述第二端子电连接的电容器。
14.根据权利要求11所述的半导体装置，还包括电连接于所述第二晶体管的所述第二端子与所述第一晶体管的所述栅极之间的缓冲器。
15.根据权利要求11所述的半导体装置，还包括电连接于所述第二晶体管的所述第二端子与所述第一晶体管的所述栅极之间的反相器。
16.根据权利要求11所述的半导体装置，还包括包括第一端子、第二端子及栅极的第三晶体管，其中所述第三晶体管的所述第一端子及所述第二端子各自与所述第一布线及所述第二布线电连接。
17.根据权利要求16所述的半导体装置，其中所述第一晶体管与所述第三晶体管的极性互不相同。
18.根据权利要求16所述的半导体装置，还包括电连接于所述第二晶体管的所述第二端子与所述第三晶体管的所述栅极之间的反相器。
19.根据权利要求16所述的半导体装置，还包括与所述第二晶体管的所述第二端子电连接的电容。
20.根据权利要求16所述的半导体装置，还包括电连接于所述第二晶体管的所述第二端子与所述第一晶体管的所述栅极之间的缓冲器。
21.根据权利要求11所述的半导体装置，还包括包括第一端子、第二端子及栅极的第四晶体管，其中所述第四晶体管的所述栅极电连接于所述第二晶体管的所述栅扱。
22.根据权利要求21所述的半导体装置，还包括包括第一端子、第二端子及栅极的第三晶体管，其中所述第三晶体 管的所述第一端子和所述第二端子各自与所述第一布线及所述第二布线电连接。
23.根据权利要求22所述的半导体装置，其中所述第一晶体管与所述第三晶体管的极性互不相同。
24.根据权利要求21所述的半导体装置，还包括与所述第二晶体管的所述第二端子电连接的电容。
25.根据权利要求21所述的半导体装置，还包括与所述第四晶体管的所述第二端子电连接的电容。
26.根据权利要求21所述的半导体装置，还包括电连接于所述第四晶体管的所述第二端子与所述第一晶体管的所述栅极之间的电容。
27.根据权利要求11所述的半导体装置，其中所述氧化物半导体包括铟和氧。
28.根据权利要求11所述的半导体装置，其中所述氧化物半导体包括具有c轴取向的结晶。
29.根据权利要求11所述的半导体装置，其中所述氧化物半导体包括化学计量过高的氧。
30.ー种包括根据权利要求11所述的半导体装置的电子设备。
【文档编号】H03K19/177GK103563254SQ201280024149
【公开日】2014年2月5日 申请日期:2012年5月8日 优先权日:2011年5月19日
【发明者】米田诚一, 西岛辰司 申请人:株式会社半导体能源研究所