具有局部化底栅和栅极电介质的石墨烯或碳纳米管器件的制作方法

具有局部化底栅和栅极电介质的石墨烯或碳纳米管器件的制作方法
【专利摘要】提供了具有基于纳米级材料的沟道（例如，碳纳米管或石墨烯沟道）的晶体管器件以及用于制造该器件的技术。在一个方面，提供了一种晶体管器件。该晶体管器件包括基底；基底上的绝缘体；嵌入绝缘体的局部底栅，其中该栅极的顶表面与绝缘体的表面基本共面；底栅上的局部栅极电介质；位于局部栅极电介质的至少一部分之上的碳基纳米结构材料，其中该碳基纳米结构材料的一部分用作所述器件的沟道；以及在所述沟道的相对两侧上与所述碳基纳米结构材料的一个或多个部分接触并用作所述器件的源区和漏区的导电源极和漏极接触部。
【专利说明】具有局部化底栅和栅极电介质的石墨烯或碳纳米管器件
[0001]政府权利声明
[0002]本发明是根据(DARPA)国防高等研究计划署分配的合同号FA8650-08-C-7838在政府的支持下做出的。政府对本发明具有一定权利。
【技术领域】
[0003]本发明涉及晶体管器件，尤其涉及具有基于纳米级材料的沟道(例如，碳纳米管或石墨烯沟道)的晶体管器件以及用于制造该器件的技术。
【背景技术】
[0004]在下一代电子器件中集成碳纳米结构作为沟道材料可以提供优于持续按比例减小硅(Si)的诸多好处。碳纳米管和石墨烯是呈现超出对于Si的理论限制几个数量级的极高电流携带能力和迁移率的碳的两种纳米级形式。此外，碳纳米管(一维)和石墨烯(二维)是低维(极薄主体)材料，允许它们在场效应管内聚集地按比例缩小，而不会引起妨害现代按比例缩小器件的有害的短沟道效应。例如参见J.Appenzeller, "Carbon Nanotubes forHigh-Performance Electronics-Progress and Prospect, "Proceedings of the IEEE, vo1.96，n0.2，pp.201-211 (Feb.2008)，其内容通过引用结合在此。
[0005]按比例缩小这两种纳米材料中任一种的一个显著挑战是难以在其表面上建立薄、均匀且高质量的电介质。这两种材料的表面都由标称无表面态的强SP2碳键组成。开放表面键的缺乏使其几乎不可能成核或沉积绝缘体，尤其是还要满足按比例缩小的栅极电介质所需的单层精确性的情况下。克服这一障碍的方法迄今为止涉及如下:1)具有非共价单层的碳表面的气相功能化(参见例如D.Farmer et al.，"AtomicLayer Deposition on Suspended Single-ffalled Carbon Nanotubes via Gas-PhaseNoncovalent Functiona·lization, "Nano Letts.，6 (4):699-703 (2006)，其内容通过引用结合在此)；2)用分子包裹碳纳米管(参见例如Y.Lu et al.，"DNA Functionalization ofCarbon Nanotubes for Ultrathin Atomic Layer Deposition of High k Dielectricsfor Nanotube Transistors with60mV/Decade Switching, ^JACS, vol.128, pp.3518-3519(2006),其内容通过引用结合在此)；3)过生长电介质层以包围碳纳米管(例如参见A.Javey et al.〃High_k Dielectrics for Advanced Carbon-Nanotube Transistors andLogic Gates, "Nature Mater., vol.1, 241-246 (2002),其内容通过引用结合在此)；以及4)沉积薄(小于2纳米(nm))金属并在随后氧化(参见例如S.Kim et al., "Realizationof a High Mobility Dual-Gated Graphene Field-Effect Transistor withAl2O3Dielectric, "Applied Physics Letters, vol.94, pp.062107 (2009),其内容通过引用结合在此)。所有这些方法都是通过高k电介质的原子层沉积(ALD)完成的。
[0006]前两种方法提供良好的均匀性，并且已经报告了低至约2nm的电介质。然而，业已示出分子层与碳键交互，由此创建引起迁移率大幅受损的散射中心。实际上，由于所有载流子都位于这些纳米结构的表面上，因此载流子强耦合至围绕其沉积的任何材料，从而引起输运性质的劣化。此外，当使用诸如脱氧核糖核酸(DNA)的分子创建围绕碳纳米管的成核层时，均匀性会因为相比于碳纳米管(约1.5nm)较大的分子直径(DNA为4nm)而受到损害。后两种方法并没有提供按比例缩小电介质厚度的方案，即需要从8nm至约15nm的电介质来确保对碳表面的完全覆盖。
[0007]因此，会期望避免与在纳米材料的表面上形成薄、均匀且高质量的电介质相关联的上述问题的器件制造技术。

【发明内容】

[0008]本发明涉及具有基于纳米级材料的沟道(例如，碳纳米管或石墨烯沟道)的晶体管器件以及用于制造该器件的技术。在本发明的一个方面，提供了一种晶体管器件。该晶体管器件包括基底；基底上的绝缘体；嵌入绝缘体的局部底栅，其中该栅极的顶表面与绝缘体的表面基本共面；底栅上的局部栅极电介质(即，局部化至底栅的栅极电介质)；位于局部栅极电介质的至少一部分之上的碳基纳米结构，其中该碳基纳米结构材料的一部分用作所述器件的沟道；以及在所述沟道的相对两侧上与所述碳基纳米结构材料的一个或多个部分接触并用作所述器件的源区和漏区的导电源极和漏极接触部。
[0009]在本发明的另一方面，提供了一种制造晶体管器件的方法。所述方法包括如下步骤。提供其上具有绝缘体的基底。在所述绝缘体内的沟槽中形成局部底栅。在所述底栅上形成局部栅极电介质。在所述局部栅极电介质的至少一部分之上形成碳基纳米结构，其中所述碳基纳米结构材料的一部分用作所述器件的沟道。在所述沟道的相对两侧上形成与所述碳基纳米结构材料的一个或多个部分接触并用作所述器件的源区和漏区的导电源极和漏极接触部。
[0010]在本发明的又一方面，提供了另一种制造晶体管器件的方法。所述方法包括如下步骤。提供在绝缘层上具有一层导电材料的晶片。在所述晶片内形成空腔以隔离所述导电材料的一个或多个部分，其中所述导电材料的隔离部分用作所述器件的局部底栅。用电介质填充空腔。在所述底栅上形成栅极电介质。在所述栅极电介质的至少一部分之上形成碳基纳米结构，其中所述碳基纳米结构材料的一部分用作所述器件的沟道。在所述沟道的相对两侧上形成与所述碳基纳米结构材料的一个或多个部分接触并用作所述器件的源区和漏区的导电源极和漏极接触部。
[0011]通过参考随后的详细描述和附图将获得对本发明及本发明的进一步的特征和优点的更为完全的理解。
【专利附图】

【附图说明】
[0012]图1是根据本发明一个实施例示出了用于第一晶体管器件制造工艺的、具有基底及其上的绝缘体层的起始结构的横截面图示；
[0013]图2是根据本发明一个实施例示出了已经使用剥离模板作为掩模而在绝缘体内图案化的沟槽的横截面图示；
[0014]图3是根据本发明一个实施例示出了已被沉积到沟槽内和剥离模板上的双层栅极金属(钯(Pd)/钛(Ti))的横截面图示；
[0015]图4是根据本发明一个实施例示出了沟槽外的栅极金属已被移除的横截面图示；[0016]图5是根据本发明一个实施例示出了已经使用热氧化将金属栅极双层中的Ti氧化成氧化钛(TiO2)层的横截面图示；
[0017]图6是根据本发明一个实施例示出了已经在TiO2层上形成的石墨烯或碳纳米管层以及已经形成为与石墨烯或碳纳米管接触的源极/漏极接触部的横截面图示；
[0018]图7是根据本发明一个实施例示出了在第一晶体管器件制造工艺的变形中其中栅极材料和栅极电介质将被沉积到沟槽内和剥离模板上的替换实施例的横截面图示；
[0019]图8是根据本发明一个实施例示出了图7的沟槽外的栅极和栅极电介质材料已被移除的横截面图示；
[0020]图9是根据本发明一个实施例示出了可选毯状电介质层已被沉积在图8的结构上以在栅极之上形成局部/毯状多层栅极电介质的横截面图示；
[0021]图1OA是根据本发明一个实施例示出了已经在图8的栅极电介质的至少一部分上形成的石墨烯或碳纳米管层以及已被形成为连至石墨烯或碳纳米管层的源极/漏极接触部的横截面图示；
[0022]图1OB是根据本发明一个实施例示出了已经在图9的栅极电介质的至少一部分上形成的石墨烯或碳纳米管层以及已被形成为连至石墨烯或碳纳米管层的源极/漏极接触部的横截面图示；
[0023]图11是根据本发明一个实施例示出了用于第二示例性晶体管器件制造工艺的起始结构的横截面图示，例如具有用埋入氧化物(BOX)将绝缘体上半导体(SOI)晶片与基底分开的SOI晶片；
[0024]图12A是根据本发明一个实施例示出了已被形成为延伸通过SOI层并到达BOX的空腔的横截面图示；
[0025]图12B是根据本发明一个实施例示出了其中空腔已被形成为延伸通过SOI层、通过BOX并部分伸入基底的替换实施例的横截面图示；
[0026]图13A是根据本发明一个实施例示出了图12A的已被填充有电介质的空腔的横截面图示；
[0027]图13B是根据本发明一个实施例示出了图12B的已被填充有电介质的空腔的横截面图示；
[0028]图14A是根据本发明一个实施例示出了栅极电介质已被毯状沉积在底栅上和电介质上的横截面图示；
[0029]图14B是根据本发明一个实施例示出了其中栅极电介质已被形成为局部于底栅的替换实施例的横截面图示；
[0030]图14C是根据本发明一个实施例示出了其中可选毯状栅极电介质层已在图14B的结构上形成以在底栅之上形成多层局部/毯状栅极电介质的横截面图示；
[0031]图15A是根据本发明一个实施例示出了已经在图14A的栅极电介质的至少一部分上形成的石墨烯或碳纳米管层以及已被形成为连至石墨烯或碳纳米管层的源极/漏极接触部的横截面图示；
[0032]图15B是根据本发明一个实施例示出了已经在图14B的栅极电介质的至少一部分上形成的石墨烯或碳纳米管层以及已被形成为连至石墨烯或碳纳米管层的源极/漏极接触部的横截面图示；以及[0033]图15C是根据本发明一个实施例示出了已在图14C的多层局部/毯状栅极电介质的至少一部分之上形成的石墨烯或碳纳米管层的横截面图示；以及
[0034]图16是根据本发明一个实施例示出了一种示例性分层堆叠栅极构造的横截面图
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【具体实施方式】
[0035]本文提供了局部化底栅晶体管器件以及用于制造该器件的方法，其中所述晶体管器件具有由诸如碳纳米管或石墨烯之类的纳米级材料形成的沟道，并且其中所述底栅电介质(或多层底栅电介质的至少较低层)被局部化至所述局部栅极区域。本制造工艺可以按照各种不同方式执行。
[0036]在第一示例性实施例中，在已被嵌入在绝缘体内的沟槽中的底栅上形成局部于底栅(或多层底栅电介质的至少较低层)的栅极电介质。为了确保其中栅极电介质被局部化至底栅的结构(即，栅极电介质与底栅精确对齐且与底栅具有相同的横向维度)，利用自对齐栅极电介质形成工艺。现将描述其中栅极电介质的形成被精确局部于底栅的两种自对齐方法。在第一种自对齐方法中，如图1-6所示，嵌入栅极的上部被氧化。在第二种自对齐方法中，如图7-10所示，使用同一个剥离模板在同一个剥离步骤期间将栅极和栅极电介质沉积在沟槽内。注意到也可以使用其他的自对齐沉积工艺，诸如选择性沉积。
[0037]图1-6示出了其中局部化栅极电介质通过氧化(例如，热氧化)形成的一个示例性实施例。在该具体示例中，栅极最初包括相对抗氧化的下部导电材料(或分层堆叠的材料)以及易于氧化以形成绝缘栅极电介质的上部材料(或分层堆叠的材料)，由此允许上部导电材料的选择性氧化。然而，在这一工艺的非选择性版本中，栅极可以替换地由具有被氧化以形成绝缘栅极电介质的上部的单种导电材料形成。
[0038]图1是示出了制造工艺的起始结构(B卩，其上具有绝缘体104层的基底102)的横截面图示。仅作为示例，基底102/绝缘体104可以是氧化的硅(Si)基底(即，其中绝缘体104是二氧化硅(SiO2))。
[0039]接下来，可以在绝缘体内图案化沟槽。沟槽将会标记出该器件的局部底栅的占地面积和位置。一般而言，晶体管包括由沟道连接的源极和漏极，以及调节通过该沟道的电子流的栅极。栅极通过电介质材料(栅极电介质)与沟道隔开。
[0040]更具体地，图2是示出了已被在绝缘体104中图案化的沟槽202的横截面图示。根据一个示例性实施例，将会在绝缘体104内形成的局部底栅(参见如下)将会为器件提供全部所需的沟道调制。使用这一构造，就无需对基底102掺杂。
[0041]仅作为示例，沟槽202可以通过使用剥离模板204 (例如，图案化的抗蚀剂层)作为掩模执行的各向异性干法蚀刻(例如，反应性离子蚀刻(RIE))而形成。随后则可以使用湿法化学蚀刻来底切沟槽202 (相对于剥离模板204)以防止要在下一步骤中沉积的栅极材料的集聚，由此为沟道形成提供尽可能平滑的表面。
[0042]随后将双层的栅极金属毯状沉积在该器件结构上(B卩，沉积在剥离模板上和沟槽中)。参见图3。图3是示出了双层的栅极金属已被沉积到沟槽202内的横截面图示。具体地，第一金属层302被毯状沉积到器件结构上和沟槽202内。接下来，将第二金属层304沉积在第一金属层302上。如上所述,金属层302优选地由相对抗氧化的金属(例如,诸如银(Ag)、金(Au)、铱(Ir)、镍(Ni)、钮(Pd)、钼(Pt)的贵金属或准贵金属,或是包含前述至少一种金属的合金)组成，而金属层304则优选地由相对易于氧化的金属(例如，铝(Al)、铪(Hf)、铌(Nb)、钽(Ta)、钛(Ti)，或是包含前述至少一种金属的合金)组成。注意到抗(或是相对易于)氧化与金属氧化物的热力学形成热(△&)粗略相关，其中易于氧化的金属则具有AHfS较大负值的氧化物。工艺中，沟槽202外部的栅极金属将被随后移除。根据一个示例性实施例，第一金属层302是Pd层，而第二金属层304是Ti层，两层都例如使用电子束或热蒸发沉积。于是，在此例中，双层的栅极金属包括Pd层之上的Ti层。
[0043]根据另一个示例性实施例，第一金属层302和/或第二金属层304由多层和/或材料混合组成。仅作为示例，第一金属层302可由分层堆叠材料组成，每层包括相对抗氧化的金属(或多种金属的合金)，例如如上所述的Ag、Au、Ir、N1、Pd、Pt或含有上述至少一种金属的合金。类似地，第二金属层304可由分层堆叠材料组成，每层包括相对易于氧化的金属(或多种金属的合金)，例如如上所述的Al、Hf、Nb、Ta、Ti或含有上述至少一种金属的合金。进一步地，第一金属层302和第二金属层304可以各自或全都由多层材料组成，或者第一金属层302可由多层材料组成而第二金属层304由单种材料组成或者反过来。这一分层堆叠栅极构造的一个例子在图16中例示。
[0044]随后对图3的结构执行剥离处理以移除剥离模板并由此移除沟槽外的金属栅极。参见图4。图4是示出了沟槽202外的栅极金属已被移除的横截面图示。执行这一剥离程序步骤的工艺是本领域技术人员已知的，因而在此不作进一步描述。
[0045]随后使用氧化(例如，热氧化)来氧化顶部金属层。在以上提供的示例中，顶部金属层(第二金属层304)是Ti层。在其中第二金属层304是Ti层的情况下，Ti层的氧化导致在例如Pd的第一金属层302之上形成氧化钛(TiO2)层。参见图5。图5是例不了已被用于将第二金属层氧化成金属氧化物层502 (例如，将金属双层中的Ti氧化成TiO2层)的热氧化的横截面图示。金属氧化物层502将用作栅极电介质。以此方式形成的栅极电介质将局部于栅极。即，在如上给出的Pd/Ti双层示例`中，Pd层将用作嵌入在绝缘体104内的器件的底栅，而TiO2层则用作栅极电介质。
[0046]在一个替换方法(未示出)中，可以沉积单个导电金属层(例如，Ti)，并且(通过热氧化)氧化其上部(例如，顶部约1%至10%)。以此方式,上部的氧化部分就可用作氧化物栅极电介质，而未氧化部分则用作底栅。注意优选Pd/Ti双层方式，这是因为双层Pd/Ti的氧化应该在Pd/Ti界面处明确停止。
[0047]在图1-5中例示的步骤生成嵌入在绝缘体104内的局部底栅(由第一金属层302形成)。根据一个示例性实施例，如上所述形成的局部底栅的顶表面与绝缘体104的表面齐平。由于两表面彼此齐平，因此底栅的顶表面与绝缘体104的表面共面。共面的栅极和绝缘体提供能够在其上形成/沉积沟道材料的平坦表面(参见下文)。栅极和周围绝缘体之间的这一水平界面用于保持沟道材料不经历诸如扭结或弯曲的任何物理变形，这些物理变形会不利地影响载流子输运。
[0048]注意到的是，由于生产容限，实践中栅极的顶表面可能最终比绝缘体104的表面稍高或稍低。当两表面之差小于或等于约5纳米(nm)时，则根据本公开的教示认为两表面基本共面。具体地，如果栅极的顶表面高出绝缘体104的表面小于或等于约5nm，则在此认为栅极的顶表面与绝缘体104的表面基本共面。类似地，如果栅极的顶表面低于绝缘体104的表面小于或等于约5nm，则在此认为栅极的顶表面与绝缘体104的表面基本共面。
[0049]随后可以在栅极电介质的至少一部分之上(B卩，在栅极电介质的部分或全部之上，但不在相邻绝缘体或仅在部分相邻绝缘体之上)形成诸如石墨烯或碳纳米管的碳基纳米结构材料层。参见图6。图6是示出了已在金属氧化物层502之上形成的石墨烯或碳纳米管层602的横截面图示。当层602是碳纳米管层时，可以使用诸如旋涂之类的沉积工艺将碳纳米管沉积在金属氧化物层502上。当层602是石墨烯层时，则可通过层转移将石墨烯沉积在金属氧化物层502上。在此构造中，石墨烯或碳纳米管层在底栅上的部分607将会用作器件的沟道，而石墨烯或碳纳米管层在沟道的相对两侧上的部分608则将用作器件的源区和漏区。然而，无需将石墨烯或碳纳米管层的布置限制在仅金属氧化物层502之上。仅作为示例，层602可以在金属氧化物层502上并且在绝缘体104的至少一部分上(未示出)形成。
[0050]如图6所不,分别标记为"S〃和〃D"的导电源极接触部604和导电漏极接触部606在沟道的相对两侧上被形成与上述石墨烯或碳纳米管层接触。源极接触部604和漏极接触部606优选地在绝缘体104之上横向延伸超出底栅。根据一个示例性实施例,源极接触部604和漏极接触部606是包括Pt、Pd和Au中的一种或多种并且是通过电子束或热蒸发形成的金属接触部。制造现已完成。在完成的器件结构中，如图6所示，栅极电介质(金属氧化物层502)局部于底栅。
[0051]图7-10例示了其中使用与用于图案化导电栅极相同的剥离模板来形成局部化栅极电介质的替换的自对齐方法。此处的处理与上述实施例相同的开始，其中提供其上具有一层绝缘体104的基底102 (例如，氧化的Si基底)，并且例如通过剥离模板204 (如上所述)在绝缘体中图案化沟槽。参见图1和2。
[0052]接下来，如图7所示，代替双层的栅极金属，将单层的导电栅极材料毯状沉积在器件结构上(即，沉积在剥离模板204上)和沟槽内，随后将一层栅极电介质毯状沉积在该层栅极材料上。图7是例示了导电栅极材料702已被毯状沉积在剥离模板204上和沟槽202内，并且栅极电介质材料704已被沉积在该栅极材料702上的横截面图示。导电栅极材料702可以是如上结合图3描述提及的那些材料中的任意材料(例如，Ag、Au、Ir、N1、Pd、Pt、Al、Hf、Nb、Ta、Ti和/或含有上述至少一种金属的合金)。一般而言，可以使用任何导电材料并且所选的特定导电材料可以根据P沟道和η沟道器件变化以相应地调谐阈值电压。
[0053]适于栅极电介质704的材料包括但不限于二氧化硅和金属氧化物。栅极电介质材料可以在足够低以保持沉积方向的背景压力下通过准直反应溅射或反应蒸发来沉积(而非保形沉积，因为保形沉积会涂覆剥离模板的侧面并干扰剥离)。然而，如果电介质层在剥离模板侧壁上形成不良和/或缺乏机械完整性，则即便针对电介质沉积使用相对保形工艺(诸如，化学气相沉积(CVD)、等离子辅助CVD和原子层沉积(ALD))，栅极电介质剥离也会是可能的。
[0054]接下来，对图7的结构执行剥离处理以移除剥离模板204并由此移除导电栅极材料和叠加的栅极电介质材料在沟槽外的部分。参见图8。图8是示出了沟槽202外的栅极材料和栅极电介质材料已被移除的横截面图示。剥离之后沟槽中剩余的栅极和电介质材料将分别用作器件的底栅和栅极电介质。
[0055]如图8所示，所得的是嵌入在绝缘体104中的局部底栅(由栅极材料702形成)。根据一个示例性实施例，如上所述形成的局部底栅的顶表面与绝缘体104的表面平齐。由于两表面彼此齐平，因此底栅的顶表面与绝缘体104的表面共面。注意到的是，由于生产容限，实践中栅极的顶表面可能最终比绝缘体的表面稍高或稍低。当两表面之差小于或等于约5nm时，则根据本公开的教示认为两表面基本共面。具体地，如果栅极的顶表面高出绝缘体104的表面小于或等于约5nm，则在此认为栅极的顶表面与绝缘体104的表面基本共面。类似地，如果栅极的顶表面低于绝缘体104的表面小于或等于约5nm，则在此认为栅极的顶表面与绝缘体104的表面基本共面。
[0056]如果期望，则可以可选地在局部化的栅极电介质704和绝缘体104上(毪状)沉积附加的毯状电介质层902作为对栅极电介质704的补充。参见图9。更具体地，可以利用多层栅极电介质，其中的至少一层(在此情况下是栅极电介质704)被选择性地沉积在底栅上。类似地，可以按照在此描述的相同方式在图5的局部栅极电介质(即，金属氧化物层502)上形成毯状电介质层，以形成图9的多层局部/毯状栅极电介质构造。虽然这一多层栅极电介质构造并未结合图5明确地示出，但其实现与图9所示和在此的描述相同。
[0057]多层局部/毯状栅极电介质构造的使用在使用典型地被毯状沉积的栅极电介质(诸如，铪氧化物(HfO2))时可能是有利的，这是因为这类栅极电介质在没有首先在栅极上形成种子或诸如化学氧化物的浸润层的情况下可能无法在栅极上良好成核。注意到诸如HfO2的栅极电介质会典型地在周围的绝缘体表面上良好成核。
[0058]根据一个示例性实施例，当使用多层局部/毯状栅极电介质构造时，该多层栅极电介质的局部栅极电介质层704可以是热氧化物或快速热氧化物，例如SiO2或诸如硅氧氮化物(SiOxNy)的氧氮化物，或是化学氧化物。多层栅极电介质的毯状电介质层902的适合材料包括但不限于半导体的绝缘氧化物(诸如Si02)、半导体的绝缘氮化物、半导体的绝缘氧氮化物、金属的绝缘氧化物(诸如TiO2、氧化铝(Al2O3)或HfO2)、金属的绝缘氮化物、金属的绝缘氧氮化物、包括由至少一种前述材料组成的层的绝缘金属硅酸盐或分层堆叠。层704优选地具有从约3埃到约15埃的厚度，例如从约6埃到约10埃。根据一个示例性实施例，层902包括在硅的湿法化学清洗(例如具有或不具有O3的Η20/ΝΗ40Η/Η202中的硅清洗)中形成的化学氧化物。当底栅如上所述由Pd/Ti双层形成或是如下所述由绝缘体上半导体(SOI)层形成时，则例如可以使用热氧化(参见上文对图5的描述)选择性地形成金属氧化物或半导体的绝缘氧化物(诸如SiO2)栅极电介质。该电介质用作第一电介质层704。该第一电介质层随后可以起到用于毯状沉积第二电介质层902(例如，通过ALD沉积的诸如HfO2的金属氧化物)的种子或浸润层的作用。以此方式形成的第二 (毯状)栅极电介质层902将位于局部栅极电介质之上，即第一电介质层704之上，并且将在绝缘体104的至少一部分之上横向延伸(如图9所示)。
[0059]随后可以在栅极电介质的至少一部分之上(在栅极电介质的部分或全部之上，但不在相邻绝缘体或仅在部分相邻绝缘体之上)形成诸如石墨烯或碳纳米管的碳基纳米结构材料层1002。跟随图8，图1OA是示出了已在栅极电介质704之上形成的石墨烯或碳纳米管层1002的横截面图示。当层1002是碳纳米管层时，可以使用诸如旋涂之类的沉积工艺将碳纳米管沉积在栅极电介质704上。当层1002是石墨烯层时，则可使用层转移将石墨烯沉积在栅极电介质704上。在此构造中，石墨烯或碳纳米管层在底栅上的部分1007将会用作器件的沟道，而石墨烯或碳纳米管层在沟道的相对两侧上的部分1008则将用作器件的源区和漏区。然而，无需将石墨烯或碳纳米管层的布置限制在仅栅极电介质704之上。仅作为示例，层1002可以在栅极电介质704上并且在绝缘体104的至少一部分上(未示出)形成。
[0060]如图1OA所示，分别标记为〃S〃和〃D〃的导电源极接触部1004和导电漏极接触部1006在沟道的相对两侧被形成为与上述石墨烯或碳纳米管层1002接触。源极接触部1004和漏极接触部1006优选地在绝缘体104之上横向延伸超出底栅。根据一个示例性实施例，源极接触部1004和漏极接触部1006是包括Pt、Pd和Au中的一种或多种的金属接触部并且是通过电子束或热蒸发形成。制造现已完成。在完成的器件结构中，如图1OA所示，栅极电介质局部于底栅。
[0061]作为替换，跟随图9，图1OB是示出了已在多层栅极电介质层704/902之上形成的石墨烯或碳纳米管层1008的横截面图示。当层1008是碳纳米管层时，可以使用诸如旋涂之类的沉积工艺将碳纳米管沉积在多层栅极电介质层704/902上。当层1008是石墨烯层时，则可使用层转移将石墨烯沉积在多层栅极电介质层704/902上。在此构造中，石墨烯或碳纳米管层在底栅上的部分1013将会用作器件的沟道，而石墨烯或碳纳米管层在沟道的相对两侧上的部分1014则将用作器件的源区和漏区。然而，无需将石墨烯或碳纳米管层的布置限制在仅多层栅极电介质层704/902之上。仅作为示例，层1008可以在多层栅极电介质层704/902之上并且在绝缘体104的至少一部分之上(未示出)形成。
[0062]如图1OB所示，分别标记为〃S〃和〃D〃的导电源极接触部1010和导电漏极接触部1012在沟道的相对两侧被形成至上述石墨烯或碳纳米管层。源极接触部1010和漏极接触部1012优选地在绝缘体(即，电介质层902)之上横向延伸超出底栅。根据一个示例性实施例，源极接触部1010和漏极接触部1012是包括Pt、Pd和Au中的一种或多种的金属接触部并且是通过电子束或热蒸发形成。制造现已完成。在完成的器件结构中，如图1OB所示，多层栅极电介质中的至少一层局部于底栅。
[0063]在又一个示例性实施例中，通过图案化从毯状层形成局部底栅(与上述使用沟槽限定栅极的例子相比较)，随后在底栅上形成栅极电介质(毯状的或局部化的)。该例如图11-15C中所示。
[0064]该例中的开始结构优选地是单晶SOI晶片(诸如，绝缘体上硅晶片)。参见图11。图11是例示了制造工艺的起始结构的横截面图示，即具有通过绝缘层(例如，埋入氧化物(BOX) 1106)与基底1104 (即，硅基底)分开的导电材料层(例如，SOI层1102)的SOI晶片。根据一个示例性实施例，SOI层1102是厚度在约50nm到约IOOnm的单晶SOI层(虽然更厚或更薄的SOI层也是可能的)，而B0X1106则是厚度在约IOOnm到约200nm(例如，约150nm)的SiO2层。SOI层1102用作栅极材料并且将被用于形成器件的局部底栅。使用单晶SOI作为栅极材料从处理工艺的视角和材料的视角来看都是有利的，这是因为从处理工艺的视角来看用于浅沟槽绝缘(STI)的技术和设施已经被良好建立，而从材料的视角来看SOI极为平滑并且产生高质量热氧化物(参见如下)。
[0065]要求其恰当用作栅极材料的SOI层的导电性可以通过本领域技术人员已知的离子注入和激活退火步骤实现，优选地通过选择不会使得全部厚度的SOI层无定形化的注入条件而照顾到对SOI栅极区域的单晶特性的保留。SOI的某些无定形性是可接受的，这是因为在某些单晶硅仍然用作外延再生长的模板的情况下，无定形区域将在激活退火期间重新结晶为单晶硅。如果全部厚度的SOI层是无定形的，则该SOI层将会重新结晶成多晶硅，而多晶硅会被预期为比等效单晶硅材料更粗糙且导电更差。这些离子注入和激活退火步骤可以在SOI层图案化之前或之后执行(参见下文)。
[0066]然而，在此例中并非必须以单晶SOI晶片开始。例如，可以使用非单晶硅层(诸如，掺杂或非掺杂的多晶硅)作为绝缘层上的导电材料层开始，其中所述硅层用作栅极材料(未示出)。更一般地，可以使用绝缘层上任意导电栅极材料的毯状或图案化层作为开始。然而，由于上述原因，优选SOI晶片，并且随后的描述将聚焦于基于SOI的实现。
[0067]接下来，栅极材料(B卩，此例中的SOI层)被图案化(B卩，在所选区域内移除)。所得的是局部底栅。在此特定的基于SOI的示例中，局部底栅层使用浅沟槽隔离(STI)技术进行图案化，该技术涉及在SOI晶片中蚀刻空腔(由此隔离该SOI层的一个或多个部分)并且使用电介质材料填充这些空腔(参见如下)。值得注意的是空腔必须做的足够深以到达BOX。然而，如果期望，也可以将它们做的更深。例如，为了相邻器件之间更好的电绝缘，可以优选更深的沟槽隔离。因此，图12A是例示了已被形成为延伸通过导电材料层(即，SOI层1102)并延伸到绝缘层(即，BOX层1106)内的空腔1202的横截面图示。所得的是局部底栅1203。通过比较，图12B是例示了已被形成为延伸通过导电材料层(即，SOI层1102)、通过绝缘层(即，BOX层1106且经修改的BOX层现被给予参考编号为1106a)并延伸到基底1104 (经修改的基底现被给予参考编号为1104a)的一部分内的空腔1204的横截面图示。所得的是局部底栅1205。空腔1202/1204可以使用诸如定时RIE的定时蚀刻形成，其中各空腔的深度由每次蚀刻的时间长度控制。
[0068]使用本领域内已知的STI工艺流程，于是空腔利用例如氧化物的电介质材料填充。电介质可以使用任何合适的沉积工艺沉积在空腔内，并且(如果期望)可以使用诸如化学机械抛光(CMP)的处理来平面化。跟随图12A，图13A是例示了已被填充有电介质1302的空腔1202 (浅空腔)的横截面图示。相应地，跟随图12B，图13B是例示了已被填充有电介质1304的空腔1204 (深空腔)的横截面图示。可以使用相同的电介质作为电介质1302和 1304。
[0069]在任一情况下，如图13A和13B所示，所得的分别是嵌入在绝缘体(电介质)中的局部底栅1203或1205。根据一个示例性实施例，如上所述形成的局部底栅1203或1205的顶表面与绝缘体(即，电介质1302或1304)的表面平齐。由于表面彼此齐平，因此各底栅的顶表面分别与绝缘体表面共面。注意到的是，由于生产容限，实践中各栅极的顶表面可能分别最终比绝缘体的表面稍高或稍低。当两表面之差小于或等于约5nm时，则根据本公开的教示认为两表面基本共面。具体地，如果各栅极的顶表面分别高出绝缘体表面小于或等于约5nm,则在此认为栅极的顶表面与绝缘体的表面基本共面。具体地，如果两栅极的顶表面分别低于绝缘体的表面小于或等于约5nm，则在此认为栅极的顶表面与绝缘体的表面基本共面。
[0070]随后在底栅之上形成栅极电介质。栅极电介质可以是底栅和其他表面(即，绝缘体的至少一部分，上述绝缘体即电介质1302或1304)之上的毯状电介质、仅在底栅之上的局部电介质，或是局部和毯状电介质的组合。为了描述方便，这三个电介质构造将参考(图12A和13A的)浅空腔实施例在图14A、14B和14C中例示，并且应该理解相同的处理工艺也可应用于深空腔变形(图12B和13B)。[0071]图14A是已被毯状沉积在底栅1203上和电介质1302的至少一部分上(或者在深空腔实施例的情况下，毯状沉积在底栅1205上和电介质1304的至少一部分上)的栅极电介质1402的横截面图示。根据一个示例性实施例，栅极电介质1402是半导体或金属的绝缘氧化物、氮化物或氧氮化物，诸如作为半导体氧化物的二氧化硅(SiO2)，作为金属氧化物的Ti02、Al203或HfO2，绝缘金属硅酸盐；或是包括至少一种这类材料的分层堆叠。栅极电介质1402可以通过本领域已知的任何技术沉积，这些技术包括但不限于物理气相沉积(PVD)(例如，溅射和蒸发)、CVD、等离子辅助的CVD以及这些方法与附加氧化步骤组合的任意技术。
[0072]第二可选项是使用局部栅极电介质构造。图14B是例示了已被形成为局部于底栅1203 (或者在深空腔实施例情况下的底栅1205)的栅极电介质1404。在此示例性实施例中，栅极电介质1404可以通过热或化学氧化底栅的一部分形成。这些热氧化技术已在上文结合图5的描述而有所说明。在图5的示例中，使用的是Pd/Ti双层。在此，底栅1203从SOI层形成并由此含硅。SOI底栅1203的上部可以因此被氧化以形成SiO2栅极电介质1404。对硅进行氧化以形成受控厚度SiO2的方法是本领域技术人员周知的，由此不在此做进一步描述。实现局部栅极电介质构造的替换方式是通过选择沉积。
[0073]第三可选项是形成局部栅极电介质(例如，如在图14B中所示)，随后在局部栅极电介质之上形成毯状栅极电介质。这一构造在图14C中示出。图14C是例示了由两个电介质层组成的栅极电介质，其包括局部于底栅1203(或者在深空腔实施例情况下的底栅1205)的栅极电介质1406以及在该局部电介质1406上和电介质1302的至少一部分上的毪状栅极电介质1408。在此示例性实施例中，局部栅极电介质1406以与图14B所示并在上文描述的相同方式(例如，通过热氧化)形成。毯状栅极电介质层1408使用本领域内已知的任何技术(包括那些结合图14A的毯状栅极电介质层1402提及的全部)沉积在局部电介质1406上。根据一个示例性实施例，栅极电介质1406是诸如SiO2的绝缘氧化物，而栅极电介质1408是金属氧化物。
[0074]随后在栅极电介质上形成诸如石墨烯或碳纳米管的碳基纳米结构材料层。石墨烯或碳纳米管形成之后的图14A-C的各种构造，即，毯状栅极电介质、局部栅极电介质或多层局部/毯状栅极电介质分别在图15A-C中示出。具体地，图15A是例示了石墨烯或碳纳米管层1502已被形成在栅极电介质1402 (图14A的毯状栅极电介质构造)的至少一部分之上的横截面图示。当层1502是碳纳米管层时，可以使用诸如旋涂之类的沉积工艺将碳纳米管沉积在栅极电介质1402上。当层1502是石墨烯层时，则可使用诸如CVD的沉积工艺将石墨烯沉积在栅极电介质1402上。在此构造中，石墨烯或碳纳米管层在底栅上的部分1505将会用作器件的沟道，而石墨烯或碳纳米管层在沟道的相对两侧上的部分1507则将用作器件的源区和漏区。
[0075]如图15A所示，分别标记为"S〃和〃D〃的导电源极接触部1504和导电漏极接触部1506在沟道的相对两侧被形成至上述石墨烯或碳纳米管层。源极接触部1504和漏极接触部1506优选地在绝缘体(即，电介质1302)之上横向延伸超出底栅。根据一个不例性实施例，源极接触部1504和漏极接触部1506是包括Pt、Pd和Au中的一种或多种的金属接触部并且通过电子束或热蒸发形成。制造现已完成。
[0076]图15B是例示了石墨烯或碳纳米管层1508已被形成在栅极电介质1404 (图14B的局部栅极电介质-热氧化构造)的至少一部分之上的横截面图示。当层1508是碳纳米管层时，可以使用诸如旋涂之类的沉积工艺将碳纳米管沉积在栅极电介质1404上。当层1508是石墨烯层时，则可使用诸如CVD的沉积工艺将石墨烯沉积在栅极电介质1404上。在此构造中，石墨烯或碳纳米管层在底栅上的部分1511将会用作器件的沟道，而石墨烯或碳纳米管层在沟道的相对两侧上的部分1513则将用作器件的源区和漏区。然而，无需将石墨烯或碳纳米管层的布置限制在栅极电介质1404之上。仅作为示例，层1508可以在栅极电介质1404上并且在电介质1302的至少一部分上(未示出)形成。
[0077]如图15B所示，分别标记为〃S〃和〃D〃的导电源极接触部1510和导电漏极接触部1512在沟道的相对两侧被形成至上述石墨烯或碳纳米管层。源极接触部1510和漏极接触部1512优选地在绝缘体(即，电介质1302)之上横向延伸超出底栅。根据一个不例性实施例，源极接触部1510和漏极接触部1512是包括Pt、Pd和Au中的一种或多种的金属接触部并且通过电子束或热蒸发形成。制造现已完成。在完成的器件结构中，如图15B所示，栅极电介质局部于底栅。
[0078]图15C是例示了石墨烯或碳纳米管层1514已被形成在栅极电介质1408 (图14C的局部栅极电介质毯状-栅极电介质构造)的至少一部分之上的横截面图示。当层1514是碳纳米管层时，可以使用诸如旋涂之类的沉积工艺将碳纳米管沉积在栅极电介质1408上。当层1514是石墨烯层时，则可使用诸如CVD的沉积工艺将石墨烯沉积在栅极电介质1408上。在此构造中，石墨烯或碳纳米管层在底栅上的部分1517将会用作器件的沟道，而石墨烯或碳纳米管层在沟道的相对两侧上的部分1519则将用作器件的源区和漏区。然而，无需将石墨烯或碳纳米管层的布置限制在栅极电介质1408之上。
[0079]如图15C所示，分别标记为"S〃和〃D〃的导电源极接触部1516和导电漏极接触部1518在沟道的相对两侧被形成至上述石墨烯或碳纳米管层。源极接触部1516和漏极接触部1518优选地在绝缘体(电介质层1408)之上横向延伸超出底栅。根据一个不例性实施例，源极接触部1516和漏极接触部1518是包括Pt、Pd和Au中的一种或多种的金属接触部并且通过电子束或热蒸发形成。制造现已完成。在完成的器件结构中，如图15C所示，栅极电介质局部于底栅。
[0080]应该注意到，在此描述的底栅碳沟道器件可以进一步包括诸如顶部钝化层(例如，用于保护暴露的石墨烯或碳纳米管表面免于环境污染)以及置于碳沟道上的顶部栅极电介质之上的顶部栅极(用以制造双栅器件)的附加元件。还应注意到，本发明的碳沟道器件可以在电路中单独应用或应用多个，并且包括至少一个该碳沟道器件的电路还可以包括具有非碳沟道的一个或多个器件。
[0081]如上所述，可以期望在本发明的器件的制造期间形成多层栅极构造。例如，如上文结合图3描述所说明的，多层栅极构造可以包括由相对抗氧化的一种或多种金属或其合金制成的第一金属层以及第一金属层上由相对易于氧化的一种或多种金属或其合金制成的第二金属层。第一和第二金属层各自由单层制成，或者如图16所示，第一和第二金属层分别由金属层的多层堆叠(即，标记为“层I”至“层6”)组成。在此示例性实施例中，第一金属层可由金属层的堆叠制成，该堆叠中的每一层则由相对抗氧化的一种或多种金属或其合金组成(例如，组成第一金属层的每一层包含Ag、Au、Ir、N1、Pd、Pt或含有至少一种前述金属的合金)。可以使用电子束或热蒸发沉积每一金属层。类似地，第二金属层可由金属层的堆叠制成，该堆叠中的每一层则由相对易于氧化的一种或多种金属或其合金组成(例如，组成第二金属层的每一层包含Al、Hf、Nb、Ta、Ti或含有至少一种前述金属的合金)。可以使用电子束或热蒸发沉积每一金属层。在图16的示例中，第一金属层和第二金属层分别由三层组合而成。这仅是例子并且可以使用更多或更少的层。例如，如上所述，第一金属层可由多层材料制成而第二金属层则可以是单种材料，并且反过来也可以。
[0082]虽然已经在此描述了本发明的说明性实施例，但是应该理解本发明不限于这些精确的实施例，并且本领域技术人员可以做出各种其他的改变和修改而不背离本发明的范围。
【权利要求】
1.一种晶体管器件，包括: 基底； 基底上的绝缘体； 嵌入所述绝缘体的局部底栅，其中所述底栅的顶表面与所述绝缘体的表面基本共面； 所述底栅上的局部栅极电介质； 位于所述局部栅极电介质的至少一部分之上的碳基纳米结构材料，其中所述碳基纳米结构材料的一部分用作所述器件的沟道；以及 在所述沟道的相对两侧上与所述碳基纳米结构材料的一个或多个部分接触并用作所述器件的源区和漏区的导电源极和漏极接触部。
2.如权利要求1所述的器件，其中所述碳基纳米结构材料包括石墨烯或碳纳米管层。
3.如权利要求1所述的器件，其中所述绝缘体包括二氧化硅。
4.如权利要求1所述的器件，其中所述局部底栅包括从由掺杂多晶硅、掺杂单晶硅、至少一种金属和导电材料的分层堆叠组成的组中选出的导电材料。
5.如权利要求4所述的器件，其中所述局部底栅包括钯，并且所述局部栅极电介质包括氧化钛。
6.如权利要求1所述的器件，其中所述局部栅极电介质包括从由绝缘氧化物、绝缘氮化物、绝缘氧氮化物以及在分层结构中包括至少一种前述材料的组合所组成的组中选出的材料。·
7.如权利要求6所述的器件，其中所述局部栅极电介质包括二氧化硅。
8.如权利要求1所述的器件，还包括: 在所述局部栅极电介质上和所述绝缘体的至少一部分上的毯状栅极电介质。
9.如权利要求8所述的器件，其中所述局部栅极电介质包括二氧化硅，所述毯状栅极电介质包括金属氧化物。
10.一种制造晶体管器件的方法，包括如下步骤: 提供其上具有绝缘体的基底； 在所述绝缘体内的沟槽中形成局部底栅； 在所述底栅上形成局部栅极电介质； 在所述局部栅极电介质的至少一部分之上形成碳基纳米结构材料，其中所述碳基纳米结构材料的一部分用作所述器件的沟道；以及 在所述沟道的相对两侧上形成与所述碳基纳米结构材料的一个或多个部分接触并用作所述器件的源区和漏区的导电源极和漏极接触部。
11.如权利要求10所述的方法，还包括如下步骤: 通过图案化的抗蚀剂层蚀刻所述绝缘体内的所述沟槽。
12.如权利要求11所述的方法，其中在所述沟槽中形成所述底栅的步骤包括如下步骤: 将栅极材料毯状沉积到所述图案化的抗蚀剂层上和所述沟槽内；以及 移除所述图案化的抗蚀剂层和所述沟槽外的所述栅极材料。
13.如权利要求10所述的方法，其中在所述底栅上形成所述局部栅极电介质的步骤包括如下步骤:氧化所述底栅的上部以形成氧化物电介质。
14.如权利要求11所述的方法，还包括如下步骤: 将栅极材料毯状沉积到所述图案化的抗蚀剂层上和所述沟槽内； 将栅极电介质材料毯状沉积到所述栅极材料上；以及 连同所述栅极材料和所述栅极电介质材料在所述沟槽外的部分一并移除所述图案化的抗蚀剂层。
15.如权利要求10所述的方法，还包括如下步骤: 在所述局部栅极电介质上和所述绝缘体的至少一部分上形成毯状栅极电介质。
16.一种制造晶体管器件的方法，包括如下步骤: 提供在绝缘层上具有导电材料层的晶片； 在所述晶片内形成空腔以隔离所述导电材料的一个或多个部分，其中所述导电材料的隔离部分用作所述器件的局部底栅； 用电介质填充所述空腔； 在所述底栅上形成栅极电介质； 在所述栅极电介质的至少一部分之上形成碳基纳米结构材料，其中所述碳基纳米结构材料的一部分用作所述器件的沟道；以及· 在所述沟道的相对两侧上形成与所述碳基纳米结构材料的一个或多个部分接触并用作所述器件的源区和漏区的导电源极和漏极接触部。
17.如权利要求16所述的方法，其中所述导电材料层包括绝缘体上单晶半导体层，所述绝缘层包括埋入氧化物。
18.如权利要求16所述的方法，其中所述导电材料层包括掺杂的多晶硅。
19.如权利要求16所述的方法，其中所述空腔延伸到所述绝缘层内。
20.如权利要求16所述的方法，其中所述空腔延伸通过所述绝缘层。
21.如权利要求16所述的方法，其中在所述底栅上形成的所述栅极电介质局部于所述底栅。
22.如权利要求16所述的方法，其中在所述底栅上形成所述栅极电介质的步骤包括如下步骤: 在所述底栅上和填充空腔的所述电介质的至少一部分上毯状沉积栅极电介质材料。
23.如权利要求16所述的方法，其中在所述底栅上形成所述栅极电介质的步骤包括如下步骤: 在所述底栅上形成局部栅极电介质；以及 在所述局部栅极电介质上和填充空腔的所述电介质的至少一部分上形成毯状栅极电介质。
24.如权利要求16所述的方法，其中在所述底栅上形成所述栅极电介质的步骤包括如下步骤: 氧化所述底栅的上部以形成氧化物电介质。
【文档编号】H03H11/46GK103858344SQ201280026658
【公开日】2014年6月11日 申请日期:2012年5月7日 优先权日:2011年6月23日
【发明者】陈志宏, A·D·富兰克林, 汉述仁, J·B·汉拿恩, K·L·萨恩格, G·S·土利维斯盖 申请人:国际商业机器公司